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/dports/comms/uhd/uhd-90ce6062b6b5df2eddeee723777be85108e4e7c7/fpga/usrp3/top/x300/sim/x300_pcie_int/ |
H A D | x300_pcie_int_tb.sv | 31 reg pcie_usr_reg_wr, pcie_usr_reg_rd; register 64 pcie_usr_reg_wr <= operation[1]; 71 pcie_usr_reg_wr <= 1'b0; 495 .pcie_usr_reg_wr (pcie_usr_reg_wr ),
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/dports/comms/uhd/uhd-90ce6062b6b5df2eddeee723777be85108e4e7c7/fpga/usrp3/top/x300/ |
H A D | x300_pcie_int.v | 65 input pcie_usr_reg_wr, port 140 ….rd_response(chinch_reg_rc), .wr_request(pcie_usr_reg_wr), .rd_request(pcie_usr_reg_rd), .half_wor… 144 assign pcie_in_valid = chinch_reg_rc | pcie_usr_reg_wr | pcie_usr_reg_rd;
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H A D | x300.v | 674 wire pcie_usr_reg_wr, pcie_usr_reg_rd, pcie_usr_reg_rc, pcie_usr_reg_rdy; net 740 .bUserRegPortInWt(pcie_usr_reg_wr), 792 .pcie_usr_reg_wr(pcie_usr_reg_wr),
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