1 /* $OpenBSD: if_rgereg.h,v 1.13 2024/08/21 01:12:52 dlg Exp $ */ 2 3 /* 4 * Copyright (c) 2019, 2020 Kevin Lo <kevlo@openbsd.org> 5 * 6 * Permission to use, copy, modify, and distribute this software for any 7 * purpose with or without fee is hereby granted, provided that the above 8 * copyright notice and this permission notice appear in all copies. 9 * 10 * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES 11 * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF 12 * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR 13 * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES 14 * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN 15 * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF 16 * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE. 17 */ 18 19 #define RGE_PCI_BAR0 PCI_MAPREG_START 20 #define RGE_PCI_BAR1 (PCI_MAPREG_START + 4) 21 #define RGE_PCI_BAR2 (PCI_MAPREG_START + 8) 22 23 #define RGE_MAC0 0x0000 24 #define RGE_MAC4 0x0004 25 #define RGE_MAR0 0x0008 26 #define RGE_MAR4 0x000c 27 #define RGE_TXDESC_ADDR_LO 0x0020 28 #define RGE_TXDESC_ADDR_HI 0x0024 29 #define RGE_INT_CFG0 0x0034 30 #define RGE_CMD 0x0037 31 #define RGE_IMR 0x0038 32 #define RGE_ISR 0x003c 33 #define RGE_TXCFG 0x0040 34 #define RGE_RXCFG 0x0044 35 #define RGE_TIMERCNT 0x0048 36 #define RGE_EECMD 0x0050 37 #define RGE_CFG0 0x0051 38 #define RGE_CFG1 0x0052 39 #define RGE_CFG2 0x0053 40 #define RGE_CFG3 0x0054 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register RGE_INT_CFG0 */ 75 #define RGE_INT_CFG0_EN 0x01 76 #define RGE_INT_CFG0_TIMEOUT_BYPASS 0x02 77 #define RGE_INT_CFG0_MITIGATION_BYPASS 0x04 78 79 /* Flags for register RGE_CMD */ 80 #define RGE_CMD_RXBUF_EMPTY 0x01 81 #define RGE_CMD_TXENB 0x04 82 #define RGE_CMD_RXENB 0x08 83 #define RGE_CMD_RESET 0x10 84 #define RGE_CMD_STOPREQ 0x80 85 86 /* Flags for register RGE_ISR */ 87 #define RGE_ISR_RX_OK 0x00000001 88 #define RGE_ISR_RX_ERR 0x00000002 89 #define RGE_ISR_TX_OK 0x00000004 90 #define RGE_ISR_TX_ERR 0x00000008 91 #define RGE_ISR_RX_DESC_UNAVAIL 0x00000010 92 #define RGE_ISR_LINKCHG 0x00000020 93 #define RGE_ISR_RX_FIFO_OFLOW 0x00000040 94 #define RGE_ISR_TX_DESC_UNAVAIL 0x00000080 95 #define RGE_ISR_SWI 0x00000100 96 #define RGE_ISR_PCS_TIMEOUT 0x00004000 97 #define RGE_ISR_SYSTEM_ERR 0x00008000 98 99 #define RGE_INTRS \ 100 (RGE_ISR_RX_OK | RGE_ISR_RX_ERR | RGE_ISR_TX_OK | \ 101 RGE_ISR_TX_ERR | RGE_ISR_LINKCHG | RGE_ISR_TX_DESC_UNAVAIL | \ 102 RGE_ISR_PCS_TIMEOUT | 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#define RGE_RX_LIST_SZ (sizeof(struct rge_rx_desc) * RGE_RX_LIST_CNT) 197 #define RGE_NEXT_TX_DESC(x) (((x) + 1) % RGE_TX_LIST_CNT) 198 #define RGE_NEXT_RX_DESC(x) (((x) + 1) % RGE_RX_LIST_CNT) 199 #define RGE_ADDR_LO(y) ((uint64_t) (y) & 0xffffffff) 200 #define RGE_ADDR_HI(y) ((uint64_t) (y) >> 32) 201 202 #define RGE_ADV_2500TFDX 0x0080 203 #define RGE_ADV_5000TFDX 0x0100 204 205 /* Tx descriptor */ 206 struct rge_tx_desc { 207 uint32_t rge_cmdsts; 208 uint32_t rge_extsts; 209 uint64_t rge_addr; 210 uint32_t reserved[4]; 211 } __packed __aligned(16); 212 213 #define RGE_TDCMDSTS_COLL 0x000f0000 214 #define RGE_TDCMDSTS_EXCESSCOLL 0x00100000 215 #define RGE_TDCMDSTS_TXERR 0x00800000 216 #define RGE_TDCMDSTS_EOF 0x10000000 217 #define RGE_TDCMDSTS_SOF 0x20000000 218 #define RGE_TDCMDSTS_EOR 0x40000000 219 #define RGE_TDCMDSTS_OWN 0x80000000 220 221 #define RGE_TDEXTSTS_VTAG 0x00020000 222 #define RGE_TDEXTSTS_IPCSUM 0x20000000 223 #define RGE_TDEXTSTS_TCPCSUM 0x40000000 224 #define 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mbuf *txq_mbuf; 315 bus_dmamap_t txq_dmamap; 316 int txq_descidx; 317 }; 318 319 struct rge_rxq { 320 struct mbuf *rxq_mbuf; 321 bus_dmamap_t rxq_dmamap; 322 }; 323 324 struct rge_tx { 325 struct rge_txq rge_txq[RGE_TX_LIST_CNT]; 326 int rge_txq_prodidx; 327 int rge_txq_considx; 328 329 bus_dma_segment_t rge_tx_listseg; 330 int rge_tx_listnseg; 331 bus_dmamap_t rge_tx_list_map; 332 struct rge_tx_desc *rge_tx_list; 333 }; 334 335 struct rge_rx { 336 struct rge_rxq rge_rxq[RGE_RX_LIST_CNT]; 337 int rge_rxq_prodidx; 338 int rge_rxq_considx; 339 340 struct if_rxring rge_rx_ring; 341 bus_dma_segment_t rge_rx_listseg; 342 int rge_rx_listnseg; 343 bus_dmamap_t rge_rx_list_map; 344 struct rge_rx_desc *rge_rx_list; 345 346 struct mbuf *rge_head; 347 struct mbuf **rge_tail; 348 }; 349 350 struct rge_queues { 351 struct rge_softc *q_sc; 352 void *q_ihc; 353 int q_index; 354 char q_name[16]; 355 pci_intr_handle_t q_ih; 356 struct rge_tx q_tx; 357 struct rge_rx q_rx; 358 }; 359 360 /* Microcode version */ 361 #define RGE_MAC_CFG2_8126_MCODE_VER 0x0033 362 #define RGE_MAC_CFG3_MCODE_VER 0x0b33 363 #define RGE_MAC_CFG5_MCODE_VER 0x0b74 364 365 enum rge_mac_type { 366 MAC_CFG_UNKNOWN = 1, 367 MAC_CFG2, 368 MAC_CFG3, 369 MAC_CFG4, 370 MAC_CFG5, 371 MAC_CFG2_8126 372 }; 373 374 #define RGE_TIMEOUT 100 375 376 #define RGE_JUMBO_FRAMELEN 9216 377 #define RGE_JUMBO_MTU \ 378 (RGE_JUMBO_FRAMELEN - ETHER_HDR_LEN - ETHER_CRC_LEN - \ 379 ETHER_VLAN_ENCAP_LEN) 380 381 #define RGE_TXCFG_CONFIG 0x03000700 382 #define RGE_RXCFG_CONFIG 0x41c00700 383 #define RGE_RXCFG_CONFIG_8125B 0x41c00f00 384 #define RGE_RXCFG_CONFIG_8126 0x41e00d00 385 386 struct kstat; 387 388 struct rge_softc { 389 struct device sc_dev; 390 struct arpcom sc_arpcom; /* Ethernet common data */ 391 void *sc_ih; /* interrupt vectoring */ 392 bus_space_handle_t rge_bhandle; /* bus space handle */ 393 bus_space_tag_t rge_btag; /* bus space tag */ 394 bus_size_t rge_bsize; 395 bus_dma_tag_t sc_dmat; 396 pci_chipset_tag_t sc_pc; 397 pcitag_t sc_tag; 398 struct ifmedia sc_media; /* media info */ 399 enum rge_mac_type rge_type; 400 401 struct rge_queues *sc_queues; 402 unsigned int sc_nqueues; 403 404 struct task sc_task; 405 406 struct timeout sc_timeout; /* tick timeout */ 407 408 uint16_t rge_mcodever; 409 uint32_t rge_flags; 410 #define RGE_FLAG_MSI 0x00000001 411 412 uint32_t rge_intrs; 413 int rge_timerintr; 414 #define RGE_IMTYPE_NONE 0 415 #define RGE_IMTYPE_SIM 1 416 417 struct kstat *sc_kstat; 418 }; 419 420 /* 421 * Register space access macros. 422 */ 423 #define RGE_WRITE_4(sc, reg, val) \ 424 bus_space_write_4(sc->rge_btag, sc->rge_bhandle, reg, val) 425 #define RGE_WRITE_2(sc, reg, val) \ 426 bus_space_write_2(sc->rge_btag, sc->rge_bhandle, reg, val) 427 #define RGE_WRITE_1(sc, reg, val) \ 428 bus_space_write_1(sc->rge_btag, sc->rge_bhandle, reg, val) 429 430 #define RGE_READ_4(sc, reg) \ 431 bus_space_read_4(sc->rge_btag, sc->rge_bhandle, reg) 432 #define RGE_READ_2(sc, reg) \ 433 bus_space_read_2(sc->rge_btag, sc->rge_bhandle, reg) 434 #define RGE_READ_1(sc, reg) \ 435 bus_space_read_1(sc->rge_btag, sc->rge_bhandle, reg) 436 437 #define RGE_SETBIT_4(sc, reg, val) \ 438 RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) | (val)) 439 #define RGE_SETBIT_2(sc, reg, val) \ 440 RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) | (val)) 441 #define RGE_SETBIT_1(sc, reg, val) \ 442 RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) | (val)) 443 444 #define RGE_CLRBIT_4(sc, reg, val) \ 445 RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) & ~(val)) 446 #define RGE_CLRBIT_2(sc, reg, val) \ 447 RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) & ~(val)) 448 #define RGE_CLRBIT_1(sc, reg, val) \ 449 RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) & ~(val)) 450 451 #define RGE_EPHY_SETBIT(sc, reg, val) \ 452 rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) | (val)) 453 454 #define RGE_EPHY_CLRBIT(sc, reg, val) \ 455 rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) & ~(val)) 456 457 #define RGE_PHY_SETBIT(sc, reg, val) \ 458 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