1 /*------------------------------------------------------------------------- 2 C8051F040.h - Register Declarations for the Cygnal/SiLabs C8051F04x 3 Processor Range 4 5 Copyright (C) 2004, Maarten Brock, sourceforge.brock@dse.nl 6 7 This library is free software; you can redistribute it and/or modify it 8 under the terms of the GNU General Public License as published by the 9 Free Software Foundation; either version 2, or (at your option) any 10 later version. 11 12 This library is distributed in the hope that it will be useful, 13 but WITHOUT ANY WARRANTY; without even the implied warranty of 14 MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the 15 GNU General Public License for more details. 16 17 You should have received a copy of the GNU General Public License 18 along with this library; see the file COPYING. If not, write to the 19 Free Software Foundation, 51 Franklin Street, Fifth Floor, Boston, 20 MA 02110-1301, USA. 21 22 As a special exception, if you link this library with other files, 23 some of which are compiled with SDCC, to produce an executable, 24 this library does not by itself cause the resulting executable to 25 be covered by the GNU General Public License. This exception does 26 not however invalidate any other reasons why the executable file 27 might be covered by the GNU General Public License. 28 -------------------------------------------------------------------------*/ 29 30 #ifndef C8051F040_H 31 #define C8051F040_H 32 33 34 /* BYTE Registers */ 35 36 /* All Pages */ 37 __sfr __at 0x80 P0 ; /* PORT 0 */ 38 __sfr __at 0x81 SP ; /* STACK POINTER */ 39 __sfr __at 0x82 DPL ; /* DATA POINTER - LOW BYTE */ 40 __sfr __at 0x83 DPH ; /* DATA POINTER - HIGH BYTE */ 41 __sfr __at 0x84 SFRPAGE ; /* SFR PAGE SELECT */ 42 __sfr __at 0x85 SFRNEXT ; /* SFR STACK NEXT PAGE */ 43 __sfr __at 0x86 SFRLAST ; /* SFR STACK LAST PAGE */ 44 __sfr __at 0x87 PCON ; /* POWER CONTROL */ 45 __sfr __at 0x90 P1 ; /* PORT 1 */ 46 __sfr __at 0xA0 P2 ; /* PORT 2 */ 47 __sfr __at 0xA8 IE ; /* INTERRUPT ENABLE */ 48 __sfr __at 0xB0 P3 ; /* PORT 3 */ 49 __sfr __at 0xB8 IP ; /* INTERRUPT PRIORITY */ 50 __sfr __at 0xD0 PSW ; /* PROGRAM STATUS WORD */ 51 __sfr __at 0xE0 ACC ; /* ACCUMULATOR */ 52 __sfr __at 0xE6 EIE1 ; /* EXTERNAL INTERRUPT ENABLE 1 */ 53 __sfr __at 0xE7 EIE2 ; /* EXTERNAL INTERRUPT ENABLE 2 */ 54 __sfr __at 0xF0 B ; /* B REGISTER */ 55 __sfr __at 0xF6 EIP1 ; /* EXTERNAL INTERRUPT PRIORITY REGISTER 1 */ 56 __sfr __at 0xF7 EIP2 ; /* EXTERNAL INTERRUPT PRIORITY REGISTER 2 */ 57 __sfr __at 0xFF WDTCN ; /* WATCHDOG TIMER CONTROL */ 58 59 /* Page 0x00 */ 60 __sfr __at 0x88 TCON ; /* TIMER CONTROL */ 61 __sfr __at 0x89 TMOD ; /* TIMER MODE */ 62 __sfr __at 0x8A TL0 ; /* TIMER 0 - LOW BYTE */ 63 __sfr __at 0x8B TL1 ; /* TIMER 1 - LOW BYTE */ 64 __sfr __at 0x8C TH0 ; /* TIMER 0 - HIGH BYTE */ 65 __sfr __at 0x8D TH1 ; /* TIMER 1 - HIGH BYTE */ 66 __sfr __at 0x8E CKCON ; /* TIMER 0/1 CLOCK CONTROL */ 67 __sfr __at 0x8F PSCTL ; /* FLASH WRITE/ERASE CONTROL */ 68 __sfr __at 0x91 SSTA0 ; /* UART 0 STATUS */ 69 __sfr __at 0x98 SCON0 ; /* UART 0 CONTROL */ 70 __sfr __at 0x98 SCON ; /* UART 0 CONTROL */ 71 __sfr __at 0x99 SBUF0 ; /* UART 0 BUFFER */ 72 __sfr __at 0x99 SBUF ; /* UART 0 BUFFER */ 73 __sfr __at 0x9A SPI0CFG ; /* SPI 0 CONFIGURATION */ 74 __sfr __at 0x9B SPI0DAT ; /* SPI 0 DATA */ 75 __sfr __at 0x9D SPI0CKR ; /* SPI 0 CLOCK RATE CONTROL */ 76 __sfr __at 0xA1 EMI0TC ; /* EMIF TIMING CONTROL */ 77 __sfr __at 0xA2 EMI0CN ; /* EMIF CONTROL */ 78 __sfr __at 0xA2 _XPAGE ; /* XDATA/PDATA PAGE */ 79 __sfr __at 0xA3 EMI0CF ; /* EMIF CONFIGURATION */ 80 __sfr __at 0xA9 SADDR0 ; /* UART 0 SLAVE ADDRESS */ 81 __sfr __at 0xB7 FLSCL ; /* FLASH SCALE */ 82 __sfr __at 0xB9 SADEN0 ; /* UART 0 SLAVE ADDRESS MASK */ 83 __sfr __at 0xBA AMX0CF ; /* ADC 0 MUX CONFIGURATION */ 84 __sfr __at 0xBB AMX0SL ; /* ADC 0 MUX CHANNEL SELECTION */ 85 __sfr __at 0xBC ADC0CF ; /* ADC 0 CONFIGURATION */ 86 __sfr __at 0xBD AMX0PRT ; /* ADC 0 PORT 3 I/O PIN SELECT */ 87 __sfr __at 0xBE ADC0L ; /* ADC 0 DATA - LOW BYTE */ 88 __sfr __at 0xBF ADC0H ; /* ADC 0 DATA - HIGH BYTE */ 89 __sfr __at 0xC0 SMB0CN ; /* SMBUS 0 CONTROL */ 90 __sfr __at 0xC1 SMB0STA ; /* SMBUS 0 STATUS */ 91 __sfr __at 0xC2 SMB0DAT ; /* SMBUS 0 DATA */ 92 __sfr __at 0xC3 SMB0ADR ; /* SMBUS 0 SLAVE ADDRESS */ 93 __sfr __at 0xC4 ADC0GTL ; /* ADC 0 GREATER-THAN REGISTER - LOW BYTE */ 94 __sfr __at 0xC5 ADC0GTH ; /* ADC 0 GREATER-THAN REGISTER - HIGH BYTE */ 95 __sfr __at 0xC6 ADC0LTL ; /* ADC 0 LESS-THAN REGISTER - LOW BYTE */ 96 __sfr __at 0xC7 ADC0LTH ; /* ADC 0 LESS-THAN REGISTER - HIGH BYTE */ 97 __sfr __at 0xC8 TMR2CN ; /* TIMER 2 CONTROL */ 98 __sfr __at 0xC9 TMR2CF ; /* TIMER 2 CONFIGURATION */ 99 __sfr __at 0xCA RCAP2L ; /* TIMER 2 CAPTURE REGISTER - LOW BYTE */ 100 __sfr __at 0xCB RCAP2H ; /* TIMER 2 CAPTURE REGISTER - HIGH BYTE */ 101 __sfr __at 0xCC TMR2L ; /* TIMER 2 - LOW BYTE */ 102 __sfr __at 0xCC TL2 ; /* TIMER 2 - LOW BYTE */ 103 __sfr __at 0xCD TMR2H ; /* TIMER 2 - HIGH BYTE */ 104 __sfr __at 0xCD TH2 ; /* TIMER 2 - HIGH BYTE */ 105 __sfr __at 0xCF SMB0CR ; /* SMBUS 0 CLOCK RATE */ 106 __sfr __at 0xD1 REF0CN ; /* VOLTAGE REFERENCE 0 CONTROL */ 107 __sfr __at 0xD2 DAC0L ; /* DAC 0 REGISTER - LOW BYTE */ 108 __sfr __at 0xD3 DAC0H ; /* DAC 0 REGISTER - HIGH BYTE */ 109 __sfr __at 0xD4 DAC0CN ; /* DAC 0 CONTROL */ 110 __sfr __at 0xD6 HVA0CN ; /* HIGH VOLTAGE DIFFERENTIAL AMP CONTROL */ 111 __sfr __at 0xD8 PCA0CN ; /* PCA 0 COUNTER CONTROL */ 112 __sfr __at 0xD9 PCA0MD ; /* PCA 0 COUNTER MODE */ 113 __sfr __at 0xDA PCA0CPM0 ; /* PCA 0 MODULE 0 CONTROL */ 114 __sfr __at 0xDB PCA0CPM1 ; /* PCA 0 MODULE 1 CONTROL */ 115 __sfr __at 0xDC PCA0CPM2 ; /* PCA 0 MODULE 2 CONTROL */ 116 __sfr __at 0xDD PCA0CPM3 ; /* PCA 0 MODULE 3 CONTROL */ 117 __sfr __at 0xDE PCA0CPM4 ; /* PCA 0 MODULE 4 CONTROL */ 118 __sfr __at 0xDF PCA0CPM5 ; /* PCA 0 MODULE 5 CONTROL */ 119 __sfr __at 0xE1 PCA0CPL5 ; /* PCA 0 MODULE 5 CAPTURE/COMPARE - LOW BYTE */ 120 __sfr __at 0xE2 PCA0CPH5 ; /* PCA 0 MODULE 5 CAPTURE/COMPARE - HIGH BYTE */ 121 __sfr __at 0xE8 ADC0CN ; /* ADC 0 CONTROL */ 122 __sfr __at 0xE9 PCA0CPL2 ; /* PCA 0 MODULE 2 CAPTURE/COMPARE - LOW BYTE */ 123 __sfr __at 0xEA PCA0CPH2 ; /* PCA 0 MODULE 2 CAPTURE/COMPARE - HIGH BYTE */ 124 __sfr __at 0xEB PCA0CPL3 ; /* PCA 0 MODULE 3 CAPTURE/COMPARE - LOW BYTE */ 125 __sfr __at 0xEC PCA0CPH3 ; /* PCA 0 MODULE 3 CAPTURE/COMPARE - HIGH BYTE */ 126 __sfr __at 0xED PCA0CPL4 ; /* PCA 0 MODULE 4 CAPTURE/COMPARE - LOW BYTE */ 127 __sfr __at 0xEE PCA0CPH4 ; /* PCA 0 MODULE 4 CAPTURE/COMPARE - HIGH BYTE */ 128 __sfr __at 0xEF RSTSRC ; /* RESET SOURCE */ 129 __sfr __at 0xF8 SPI0CN ; /* SPI 0 CONTROL */ 130 __sfr __at 0xF9 PCA0L ; /* PCA 0 TIMER - LOW BYTE */ 131 __sfr __at 0xFA PCA0H ; /* PCA 0 TIMER - HIGH BYTE */ 132 __sfr __at 0xFB PCA0CPL0 ; /* PCA 0 MODULE 0 CAPTURE/COMPARE - LOW BYTE */ 133 __sfr __at 0xFC PCA0CPH0 ; /* PCA 0 MODULE 0 CAPTURE/COMPARE - HIGH BYTE */ 134 __sfr __at 0xFD PCA0CPL1 ; /* PCA 0 MODULE 1 CAPTURE/COMPARE - LOW BYTE */ 135 __sfr __at 0xFE PCA0CPH1 ; /* PCA 0 MODULE 1 CAPTURE/COMPARE - HIGH BYTE */ 136 137 /* Page 0x01 */ 138 __sfr __at 0x88 CPT0CN ; /* COMPARATOR 0 CONTROL */ 139 __sfr __at 0x89 CPT0MD ; /* COMPARATOR 0 CONFIGURATION */ 140 __sfr __at 0x98 SCON1 ; /* UART 1 CONTROL */ 141 __sfr __at 0x99 SBUF1 ; /* UART 1 BUFFER */ 142 __sfr __at 0xC0 CAN0STA ; /* CAN 0 STATUS */ 143 __sfr __at 0xC8 TMR3CN ; /* TIMER 3 CONTROL */ 144 __sfr __at 0xC9 TMR3CF ; /* TIMER 3 CONFIGURATION */ 145 __sfr __at 0xCA RCAP3L ; /* TIMER 3 CAPTURE REGISTER - LOW BYTE */ 146 __sfr __at 0xCB RCAP3H ; /* TIMER 3 CAPTURE REGISTER - HIGH BYTE */ 147 __sfr __at 0xCC TMR3L ; /* TIMER 3 - LOW BYTE */ 148 __sfr __at 0xCD TMR3H ; /* TIMER 3 - HIGH BYTE */ 149 __sfr __at 0xD2 DAC1L ; /* DAC 1 REGISTER - LOW BYTE */ 150 __sfr __at 0xD3 DAC1H ; /* DAC 1 REGISTER - HIGH BYTE */ 151 __sfr __at 0xD4 DAC1CN ; /* DAC 1 CONTROL */ 152 __sfr __at 0xD8 CAN0DATL ; /* CAN 0 DATA REGISTER LOW */ 153 __sfr __at 0xD9 CAN0DATH ; /* CAN 0 DATA REGISTER HIGH */ 154 __sfr __at 0xDA CAN0ADR ; /* CAN 0 ADDRESS */ 155 __sfr __at 0xDB CAN0TST ; /* CAN 0 TEST REGISTER */ 156 __sfr __at 0xF8 CAN0CN ; /* CAN 0 CONTROL */ 157 158 /* Page 0x02 */ 159 __sfr __at 0x88 CPT1CN ; /* COMPARATOR 1 CONTROL */ 160 __sfr __at 0x89 CPT1MD ; /* COMPARATOR 1 CONFIGURATION */ 161 __sfr __at 0xBA AMX2CF ; /* ADC 2 MUX CONFIGURATION */ 162 __sfr __at 0xBB AMX2SL ; /* ADC 2 MUX CHANNEL SELECTION */ 163 __sfr __at 0xBC ADC2CF ; /* ADC 2 CONFIGURATION */ 164 __sfr __at 0xBE ADC2 ; /* ADC 2 DATA */ 165 __sfr __at 0xC4 ADC2GT ; /* ADC 2 GREATER-THAN REGISTER */ 166 __sfr __at 0xC6 ADC2LT ; /* ADC 2 LESS-THAN REGISTER */ 167 __sfr __at 0xC8 TMR4CN ; /* TIMER 4 CONTROL */ 168 __sfr __at 0xC9 TMR4CF ; /* TIMER 4 CONFIGURATION */ 169 __sfr __at 0xCA RCAP4L ; /* TIMER 4 CAPTURE REGISTER - LOW BYTE */ 170 __sfr __at 0xCB RCAP4H ; /* TIMER 4 CAPTURE REGISTER - HIGH BYTE */ 171 __sfr __at 0xCC TMR4L ; /* TIMER 4 - LOW BYTE */ 172 __sfr __at 0xCD TMR4H ; /* TIMER 4 - HIGH BYTE */ 173 __sfr __at 0xE8 ADC2CN ; /* ADC 2 CONTROL */ 174 175 /* Page 0x03 */ 176 __sfr __at 0x88 CPT2CN ; /* COMPARATOR 2 CONTROL */ 177 __sfr __at 0x89 CPT2MD ; /* COMPARATOR 2 CONFIGURATION */ 178 179 /* Page 0x0F */ 180 __sfr __at 0x8A OSCICN ; /* INTERNAL OSCILLATOR CONTROL */ 181 __sfr __at 0x8B OSCICL ; /* INTERNAL OSCILLATOR CALIBRATION */ 182 __sfr __at 0x8C OSCXCN ; /* EXTERNAL OSCILLATOR CONTROL */ 183 __sfr __at 0x96 SFRPGCN ; /* SFR PAGE CONTROL */ 184 __sfr __at 0x97 CLKSEL ; /* SYSTEM CLOCK SELECT */ 185 __sfr __at 0x9C P4MDOUT ; /* PORT 4 OUTPUT MODE */ 186 __sfr __at 0x9D P5MDOUT ; /* PORT 5 OUTPUT MODE */ 187 __sfr __at 0x9E P6MDOUT ; /* PORT 6 OUTPUT MODE */ 188 __sfr __at 0x9F P7MDOUT ; /* PORT 7 OUTPUT MODE */ 189 __sfr __at 0xA4 P0MDOUT ; /* PORT 0 OUTPUT MODE */ 190 __sfr __at 0xA5 P1MDOUT ; /* PORT 1 OUTPUT MODE */ 191 __sfr __at 0xA6 P2MDOUT ; /* PORT 2 OUTPUT MODE CONFIGURATION */ 192 __sfr __at 0xA7 P3MDOUT ; /* PORT 3 OUTPUT MODE CONFIGURATION */ 193 __sfr __at 0xAD P1MDIN ; /* PORT 1 INPUT MODE */ 194 __sfr __at 0xAE P2MDIN ; /* PORT 2 INPUT MODE */ 195 __sfr __at 0xAF P3MDIN ; /* PORT 3 INPUT MODE */ 196 __sfr __at 0xB7 FLACL ; /* FLASH ACCESS LIMIT */ 197 __sfr __at 0xC8 P4 ; /* PORT 4 */ 198 __sfr __at 0xD8 P5 ; /* PORT 5 */ 199 __sfr __at 0xE1 XBR0 ; /* CROSSBAR CONFIGURATION REGISTER 0 */ 200 __sfr __at 0xE2 XBR1 ; /* CROSSBAR CONFIGURATION REGISTER 1 */ 201 __sfr __at 0xE3 XBR2 ; /* CROSSBAR CONFIGURATION REGISTER 2 */ 202 __sfr __at 0xE4 XBR3 ; /* CROSSBAR CONFIGURATION REGISTER 3 */ 203 __sfr __at 0xE8 P6 ; /* PORT 6 */ 204 __sfr __at 0xF8 P7 ; /* PORT 7 */ 205 206 /* 207 Do NOT use sfr16 for CAN0DAT ! 208 */ 209 210 /* BIT Registers */ 211 212 /* P0 0x80 */ 213 __sbit __at 0x80 P0_0 ; 214 __sbit __at 0x81 P0_1 ; 215 __sbit __at 0x82 P0_2 ; 216 __sbit __at 0x83 P0_3 ; 217 __sbit __at 0x84 P0_4 ; 218 __sbit __at 0x85 P0_5 ; 219 __sbit __at 0x86 P0_6 ; 220 __sbit __at 0x87 P0_7 ; 221 222 /* TCON 0x88 */ 223 __sbit __at 0x88 IT0 ; /* EXT. INTERRUPT 0 TYPE */ 224 __sbit __at 0x89 IE0 ; /* EXT. INTERRUPT 0 EDGE FLAG */ 225 __sbit __at 0x8A IT1 ; /* EXT. INTERRUPT 1 TYPE */ 226 __sbit __at 0x8B IE1 ; /* EXT. INTERRUPT 1 EDGE FLAG */ 227 __sbit __at 0x8C TR0 ; /* TIMER 0 ON/OFF CONTROL */ 228 __sbit __at 0x8D TF0 ; /* TIMER 0 OVERFLOW FLAG */ 229 __sbit __at 0x8E TR1 ; /* TIMER 1 ON/OFF CONTROL */ 230 __sbit __at 0x8F TF1 ; /* TIMER 1 OVERFLOW FLAG */ 231 232 /* CPT0CN 0x88 */ 233 __sbit __at 0x88 CP0HYN0 ; /* COMPARATOR 0 NEGATIVE HYSTERESIS 0 */ 234 __sbit __at 0x89 CP0HYN1 ; /* COMPARATOR 0 NEGATIVE HYSTERESIS 1 */ 235 __sbit __at 0x8A CP0HYP0 ; /* COMPARATOR 0 POSITIVE HYSTERESIS 0 */ 236 __sbit __at 0x8B CP0HYP1 ; /* COMPARATOR 0 POSITIVE HYSTERESIS 1 */ 237 __sbit __at 0x8C CP0FIF ; /* COMPARATOR 0 FALLING EDGE INTERRUPT */ 238 __sbit __at 0x8D CP0RIF ; /* COMPARATOR 0 RISING EDGE INTERRUPT */ 239 __sbit __at 0x8E CP0OUT ; /* COMPARATOR 0 OUTPUT */ 240 __sbit __at 0x8F CP0EN ; /* COMPARATOR 0 ENABLE */ 241 242 /* CPT1CN 0x88 */ 243 __sbit __at 0x88 CP1HYN0 ; /* COMPARATOR 1 NEGATIVE HYSTERESIS 0 */ 244 __sbit __at 0x89 CP1HYN1 ; /* COMPARATOR 1 NEGATIVE HYSTERESIS 1 */ 245 __sbit __at 0x8A CP1HYP0 ; /* COMPARATOR 1 POSITIVE HYSTERESIS 0 */ 246 __sbit __at 0x8B CP1HYP1 ; /* COMPARATOR 1 POSITIVE HYSTERESIS 1 */ 247 __sbit __at 0x8C CP1FIF ; /* COMPARATOR 1 FALLING EDGE INTERRUPT */ 248 __sbit __at 0x8D CP1RIF ; /* COMPARATOR 1 RISING EDGE INTERRUPT */ 249 __sbit __at 0x8E CP1OUT ; /* COMPARATOR 1 OUTPUT */ 250 __sbit __at 0x8F CP1EN ; /* COMPARATOR 1 ENABLE */ 251 252 /* CPT2CN 0x88 */ 253 __sbit __at 0x88 CP2HYN0 ; /* COMPARATOR 2 NEGATIVE HYSTERESIS 0 */ 254 __sbit __at 0x89 CP2HYN1 ; /* COMPARATOR 2 NEGATIVE HYSTERESIS 1 */ 255 __sbit __at 0x8A CP2HYP0 ; /* COMPARATOR 2 POSITIVE HYSTERESIS 0 */ 256 __sbit __at 0x8B CP2HYP1 ; /* COMPARATOR 2 POSITIVE HYSTERESIS 1 */ 257 __sbit __at 0x8C CP2FIF ; /* COMPARATOR 2 FALLING EDGE INTERRUPT */ 258 __sbit __at 0x8D CP2RIF ; /* COMPARATOR 2 RISING EDGE INTERRUPT */ 259 __sbit __at 0x8E CP2OUT ; /* COMPARATOR 2 OUTPUT */ 260 __sbit __at 0x8F CP2EN ; /* COMPARATOR 2 ENABLE */ 261 262 /* P1 0x90 */ 263 __sbit __at 0x90 P1_0 ; 264 __sbit __at 0x91 P1_1 ; 265 __sbit __at 0x92 P1_2 ; 266 __sbit __at 0x93 P1_3 ; 267 __sbit __at 0x94 P1_4 ; 268 __sbit __at 0x95 P1_5 ; 269 __sbit __at 0x96 P1_6 ; 270 __sbit __at 0x97 P1_7 ; 271 272 /* SCON0 0x98 */ 273 __sbit __at 0x98 RI0 ; /* UART 0 RX INTERRUPT FLAG */ 274 __sbit __at 0x98 RI ; /* UART 0 RX INTERRUPT FLAG */ 275 __sbit __at 0x99 TI0 ; /* UART 0 TX INTERRUPT FLAG */ 276 __sbit __at 0x99 TI ; /* UART 0 TX INTERRUPT FLAG */ 277 __sbit __at 0x9A RB80 ; /* UART 0 RX BIT 8 */ 278 __sbit __at 0x9B TB80 ; /* UART 0 TX BIT 8 */ 279 __sbit __at 0x9C REN0 ; /* UART 0 RX ENABLE */ 280 __sbit __at 0x9C REN ; /* UART 0 RX ENABLE */ 281 __sbit __at 0x9D SM20 ; /* UART 0 MULTIPROCESSOR EN */ 282 __sbit __at 0x9E SM10 ; /* UART 0 MODE 1 */ 283 __sbit __at 0x9F SM00 ; /* UART 0 MODE 0 */ 284 285 /* SCON1 0x98 */ 286 __sbit __at 0x98 RI1 ; /* UART 1 RX INTERRUPT FLAG */ 287 __sbit __at 0x99 TI1 ; /* UART 1 TX INTERRUPT FLAG */ 288 __sbit __at 0x9A RB81 ; /* UART 1 RX BIT 8 */ 289 __sbit __at 0x9B TB81 ; /* UART 1 TX BIT 8 */ 290 __sbit __at 0x9C REN1 ; /* UART 1 RX ENABLE */ 291 __sbit __at 0x9D MCE1 ; /* UART 1 MCE */ 292 __sbit __at 0x9F S1MODE ; /* UART 1 MODE */ 293 294 /* P2 0xA0 */ 295 __sbit __at 0xA0 P2_0 ; 296 __sbit __at 0xA1 P2_1 ; 297 __sbit __at 0xA2 P2_2 ; 298 __sbit __at 0xA3 P2_3 ; 299 __sbit __at 0xA4 P2_4 ; 300 __sbit __at 0xA5 P2_5 ; 301 __sbit __at 0xA6 P2_6 ; 302 __sbit __at 0xA7 P2_7 ; 303 304 /* IE 0xA8 */ 305 __sbit __at 0xA8 EX0 ; /* EXTERNAL INTERRUPT 0 ENABLE */ 306 __sbit __at 0xA9 ET0 ; /* TIMER 0 INTERRUPT ENABLE */ 307 __sbit __at 0xAA EX1 ; /* EXTERNAL INTERRUPT 1 ENABLE */ 308 __sbit __at 0xAB ET1 ; /* TIMER 1 INTERRUPT ENABLE */ 309 __sbit __at 0xAC ES0 ; /* UART0 INTERRUPT ENABLE */ 310 __sbit __at 0xAC ES ; /* UART0 INTERRUPT ENABLE */ 311 __sbit __at 0xAD ET2 ; /* TIMER 2 INTERRUPT ENABLE */ 312 __sbit __at 0xAF EA ; /* GLOBAL INTERRUPT ENABLE */ 313 314 /* P3 0xB0 */ 315 __sbit __at 0xB0 P3_0 ; 316 __sbit __at 0xB1 P3_1 ; 317 __sbit __at 0xB2 P3_2 ; 318 __sbit __at 0xB3 P3_3 ; 319 __sbit __at 0xB4 P3_4 ; 320 __sbit __at 0xB5 P3_5 ; 321 __sbit __at 0xB6 P3_6 ; 322 __sbit __at 0xB7 P3_7 ; 323 324 /* IP 0xB8 */ 325 __sbit __at 0xB8 PX0 ; /* EXTERNAL INTERRUPT 0 PRIORITY */ 326 __sbit __at 0xB9 PT0 ; /* TIMER 0 PRIORITY */ 327 __sbit __at 0xBA PX1 ; /* EXTERNAL INTERRUPT 1 PRIORITY */ 328 __sbit __at 0xBB PT1 ; /* TIMER 1 PRIORITY */ 329 __sbit __at 0xBC PS0 ; /* SERIAL PORT PRIORITY */ 330 __sbit __at 0xBC PS ; /* SERIAL PORT PRIORITY */ 331 __sbit __at 0xBD PT2 ; /* TIMER 2 PRIORITY */ 332 333 /* SMB0CN 0xC0 */ 334 __sbit __at 0xC0 SMBTOE ; /* SMBUS 0 TIMEOUT ENABLE */ 335 __sbit __at 0xC1 SMBFTE ; /* SMBUS 0 FREE TIMER ENABLE */ 336 __sbit __at 0xC2 AA ; /* SMBUS 0 ASSERT/ACKNOWLEDGE FLAG */ 337 __sbit __at 0xC3 SI ; /* SMBUS 0 INTERRUPT PENDING FLAG */ 338 __sbit __at 0xC4 STO ; /* SMBUS 0 STOP FLAG */ 339 __sbit __at 0xC5 STA ; /* SMBUS 0 START FLAG */ 340 __sbit __at 0xC6 ENSMB ; /* SMBUS 0 ENABLE */ 341 __sbit __at 0xC7 BUSY ; /* SMBUS 0 BUSY */ 342 343 /* CAN0STA 0xC0 */ 344 __sbit __at 0xC3 CANTXOK ; /* CAN TRANSMITTED A MESSAGE SUCCESSFULLY */ 345 __sbit __at 0xC4 CANRXOK ; /* CAN RECEIVED A MESSAGE SUCCESSFULLY */ 346 __sbit __at 0xC5 CANEPASS; /* CAN ERROR PASSIVE */ 347 __sbit __at 0xC6 CANEWARN; /* CAN WARNING STATUS */ 348 __sbit __at 0xC7 CANBOFF ; /* CAN BUSOFF STATUS */ 349 350 /* TMR2CN 0xC8 */ 351 __sbit __at 0xC8 CPRL2 ; /* TIMER 2 CAPTURE SELECT */ 352 __sbit __at 0xC9 CT2 ; /* TIMER 2 COUNTER SELECT */ 353 __sbit __at 0xCA TR2 ; /* TIMER 2 ON/OFF CONTROL */ 354 __sbit __at 0xCB EXEN2 ; /* TIMER 2 EXTERNAL ENABLE FLAG */ 355 __sbit __at 0xCE EXF2 ; /* TIMER 2 EXTERNAL FLAG */ 356 __sbit __at 0xCF TF2 ; /* TIMER 2 OVERFLOW FLAG */ 357 358 /* TMR3CN 0xC8 */ 359 __sbit __at 0xC8 CPRL3 ; /* TIMER 3 CAPTURE SELECT */ 360 __sbit __at 0xC9 CT3 ; /* TIMER 3 COUNTER SELECT */ 361 __sbit __at 0xCA TR3 ; /* TIMER 3 ON/OFF CONTROL */ 362 __sbit __at 0xCB EXEN3 ; /* TIMER 3 EXTERNAL ENABLE FLAG */ 363 __sbit __at 0xCE EXF3 ; /* TIMER 3 EXTERNAL FLAG */ 364 __sbit __at 0xCF TF3 ; /* TIMER 3 OVERFLOW FLAG */ 365 366 /* TMR4CN 0xC8 */ 367 __sbit __at 0xC8 CPRL4 ; /* TIMER 4 CAPTURE SELECT */ 368 __sbit __at 0xC9 CT4 ; /* TIMER 4 COUNTER SELECT */ 369 __sbit __at 0xCA TR4 ; /* TIMER 4 ON/OFF CONTROL */ 370 __sbit __at 0xCB EXEN4 ; /* TIMER 4 EXTERNAL ENABLE FLAG */ 371 __sbit __at 0xCE EXF4 ; /* TIMER 4 EXTERNAL FLAG */ 372 __sbit __at 0xCF TF4 ; /* TIMER 4 OVERFLOW FLAG */ 373 374 /* P4 0xC8 */ 375 __sbit __at 0xC8 P4_0 ; 376 __sbit __at 0xC9 P4_1 ; 377 __sbit __at 0xCA P4_2 ; 378 __sbit __at 0xCB P4_3 ; 379 __sbit __at 0xCC P4_4 ; 380 __sbit __at 0xCD P4_5 ; 381 __sbit __at 0xCE P4_6 ; 382 __sbit __at 0xCF P4_7 ; 383 384 /* PSW 0xD0 */ 385 __sbit __at 0xD0 P ; /* ACCUMULATOR PARITY FLAG */ 386 __sbit __at 0xD1 F1 ; /* USER FLAG 1 */ 387 __sbit __at 0xD2 OV ; /* OVERFLOW FLAG */ 388 __sbit __at 0xD3 RS0 ; /* REGISTER BANK SELECT 0 */ 389 __sbit __at 0xD4 RS1 ; /* REGISTER BANK SELECT 1 */ 390 __sbit __at 0xD5 F0 ; /* USER FLAG 0 */ 391 __sbit __at 0xD6 AC ; /* AUXILIARY CARRY FLAG */ 392 __sbit __at 0xD7 CY ; /* CARRY FLAG */ 393 394 /* PCA0CN 0xD8 */ 395 __sbit __at 0xD8 CCF0 ; /* PCA 0 MODULE 0 INTERRUPT FLAG */ 396 __sbit __at 0xD9 CCF1 ; /* PCA 0 MODULE 1 INTERRUPT FLAG */ 397 __sbit __at 0xDA CCF2 ; /* PCA 0 MODULE 2 INTERRUPT FLAG */ 398 __sbit __at 0xDB CCF3 ; /* PCA 0 MODULE 3 INTERRUPT FLAG */ 399 __sbit __at 0xDC CCF4 ; /* PCA 0 MODULE 4 INTERRUPT FLAG */ 400 __sbit __at 0xDD CCF5 ; /* PCA 0 MODULE 5 INTERRUPT FLAG */ 401 __sbit __at 0xDE CR ; /* PCA 0 COUNTER RUN CONTROL BIT */ 402 __sbit __at 0xDF CF ; /* PCA 0 COUNTER OVERFLOW FLAG */ 403 404 /* P5 0xD8 */ 405 __sbit __at 0xD8 P5_0 ; 406 __sbit __at 0xD9 P5_1 ; 407 __sbit __at 0xDA P5_2 ; 408 __sbit __at 0xDB P5_3 ; 409 __sbit __at 0xDC P5_4 ; 410 __sbit __at 0xDD P5_5 ; 411 __sbit __at 0xDE P5_6 ; 412 __sbit __at 0xDF P5_7 ; 413 414 /* ADC0CN 0xE8 */ 415 __sbit __at 0xE8 AD0LJST ; /* ADC 0 RIGHT JUSTIFY DATA BIT */ 416 __sbit __at 0xE9 AD0WINT ; /* ADC 0 WINDOW INTERRUPT FLAG */ 417 __sbit __at 0xEA AD0CM0 ; /* ADC 0 CONVERT START MODE BIT 0 */ 418 __sbit __at 0xEB AD0CM1 ; /* ADC 0 CONVERT START MODE BIT 1 */ 419 __sbit __at 0xEC AD0BUSY ; /* ADC 0 BUSY FLAG */ 420 __sbit __at 0xED AD0INT ; /* ADC 0 EOC INTERRUPT FLAG */ 421 __sbit __at 0xEE AD0TM ; /* ADC 0 TRACK MODE */ 422 __sbit __at 0xEF AD0EN ; /* ADC 0 ENABLE */ 423 424 /* ADC2CN 0xE8 */ 425 __sbit __at 0xE8 AD2WINT ; /* ADC 2 WINDOW INTERRUPT FLAG */ 426 __sbit __at 0xE9 AD2CM0 ; /* ADC 2 CONVERT START MODE BIT 0 */ 427 __sbit __at 0xEA AD2CM1 ; /* ADC 2 CONVERT START MODE BIT 1 */ 428 __sbit __at 0xEB AD2CM2 ; /* ADC 2 CONVERT START MODE BIT 2 */ 429 __sbit __at 0xEC AD2BUSY ; /* ADC 2 BUSY FLAG */ 430 __sbit __at 0xED AD2INT ; /* ADC 2 EOC INTERRUPT FLAG */ 431 __sbit __at 0xEE AD2TM ; /* ADC 2 TRACK MODE */ 432 __sbit __at 0xEF AD2EN ; /* ADC 2 ENABLE */ 433 434 /* P6 0xE8 */ 435 __sbit __at 0xE8 P6_0 ; 436 __sbit __at 0xE9 P6_1 ; 437 __sbit __at 0xEA P6_2 ; 438 __sbit __at 0xEB P6_3 ; 439 __sbit __at 0xEC P6_4 ; 440 __sbit __at 0xED P6_5 ; 441 __sbit __at 0xEE P6_6 ; 442 __sbit __at 0xEF P6_7 ; 443 444 /* SPI0CN 0xF8 */ 445 __sbit __at 0xF8 SPIEN ; /* SPI 0 SPI ENABLE */ 446 __sbit __at 0xF9 TXBMT ; /* SPI 0 TX BUFFER EMPTY FLAG */ 447 __sbit __at 0xFA NSSMD0 ; /* SPI 0 SLAVE SELECT MODE 0 */ 448 __sbit __at 0xFB NSSMD1 ; /* SPI 0 SLAVE SELECT MODE 1 */ 449 __sbit __at 0xFC RXOVRN ; /* SPI 0 RX OVERRUN FLAG */ 450 __sbit __at 0xFD MODF ; /* SPI 0 MODE FAULT FLAG */ 451 __sbit __at 0xFE WCOL ; /* SPI 0 WRITE COLLISION FLAG */ 452 __sbit __at 0xFF SPIF ; /* SPI 0 INTERRUPT FLAG */ 453 454 /* CAN0CN 0xF8 */ 455 __sbit __at 0xF8 CANINIT ; /* CAN INITIALIZATION */ 456 __sbit __at 0xF9 CANIE ; /* CAN MODULE INTERRUPT ENABLE */ 457 __sbit __at 0xFA CANSIE ; /* CAN STATUS CHANGE INTERRUPT ENABLE */ 458 __sbit __at 0xFB CANEIE ; /* CAN ERROR INTERRUPT ENABLE */ 459 __sbit __at 0xFC CANIF ; /* CAN INTERRUPT FLAG */ 460 __sbit __at 0xFD CANDAR ; /* CAN DISABLE AUTOMATIC RETRANSMISSION */ 461 __sbit __at 0xFE CANCCE ; /* CAN CONFIGURATION CHANGE ENABLE */ 462 __sbit __at 0xFF CANTEST ; /* CAN TEST MODE ENABLE */ 463 464 /* P7 0xF8 */ 465 __sbit __at 0xF8 P7_0 ; 466 __sbit __at 0xF9 P7_1 ; 467 __sbit __at 0xFA P7_2 ; 468 __sbit __at 0xFB P7_3 ; 469 __sbit __at 0xFC P7_4 ; 470 __sbit __at 0xFD P7_5 ; 471 __sbit __at 0xFE P7_6 ; 472 __sbit __at 0xFF P7_7 ; 473 474 475 /* Predefined SFR Bit Masks */ 476 477 #define IDLE 0x01 /* PCON */ 478 #define STOP 0x02 /* PCON */ 479 #define ECCF 0x01 /* PCA0CPMn */ 480 #define PWM 0x02 /* PCA0CPMn */ 481 #define TOG 0x04 /* PCA0CPMn */ 482 #define MAT 0x08 /* PCA0CPMn */ 483 #define CAPN 0x10 /* PCA0CPMn */ 484 #define CAPP 0x20 /* PCA0CPMn */ 485 #define ECOM 0x40 /* PCA0CPMn */ 486 #define PWM16 0x80 /* PCA0CPMn */ 487 #define PORSF 0x02 /* RSTSRC */ 488 #define SWRSF 0x10 /* RSTSRC */ 489 490 491 /* SFR PAGE DEFINITIONS */ 492 493 #define CONFIG_PAGE 0x0F /* SYSTEM AND PORT CONFIGURATION PAGE */ 494 #define LEGACY_PAGE 0x00 /* LEGACY SFR PAGE */ 495 #define TIMER01_PAGE 0x00 /* TIMER 0 AND TIMER 1 */ 496 #define CPT0_PAGE 0x01 /* COMPARATOR 0 */ 497 #define CPT1_PAGE 0x02 /* COMPARATOR 1 */ 498 #define CPT2_PAGE 0x03 /* COMPARATOR 2 */ 499 #define UART0_PAGE 0x00 /* UART 0 */ 500 #define UART1_PAGE 0x01 /* UART 1 */ 501 #define SPI0_PAGE 0x00 /* SPI 0 */ 502 #define EMI0_PAGE 0x00 /* EXTERNAL MEMORY INTERFACE */ 503 #define ADC0_PAGE 0x00 /* ADC 0 */ 504 #define ADC2_PAGE 0x02 /* ADC 2 */ 505 #define SMB0_PAGE 0x00 /* SMBUS 0 */ 506 #define TMR2_PAGE 0x00 /* TIMER 2 */ 507 #define TMR3_PAGE 0x01 /* TIMER 3 */ 508 #define TMR4_PAGE 0x02 /* TIMER 4 */ 509 #define DAC0_PAGE 0x00 /* DAC 0 */ 510 #define DAC1_PAGE 0x01 /* DAC 1 */ 511 #define PCA0_PAGE 0x00 /* PCA 0 */ 512 #define CAN0_PAGE 0x01 /* CAN 0 */ 513 514 #endif 515