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Searched refs:packed_data_32 (Results 1 – 2 of 2) sorted by relevance

/dports/cad/verilator/verilator-4.216/test_regress/t/
H A Dt_stream_integer_type.v24 logic [31:0] packed_data_32; register
118 packed_data_32 = {<<8{byte_in}};
128 {<<8{byte_out}} = packed_data_32;
150 packed_data_32 = {<<byte{byte_in}};
160 {<<byte{byte_out}} = packed_data_32;
175 packed_data_32 = 0;
187 $display("TEST: packed_data_32=%0h", packed_data_32);
202 $display("packed_data_32=%0h, packed_data_32_ref=%0h", packed_data_32, packed_data_32_ref);
241 …$display(" %s packed_data_32=%0h, packed_data_32_ref=%0h", name, packed_data_32, packed_data_32_re…
290 packed_data_32 = 0;
[all …]
H A Dt_stream_integer_type.out3 118 | packed_data_32 = {<<8{byte_in}};
39 …or ASSIGN expects 8 bits on the Assign RHS, but Assign RHS's VARREF 'packed_data_32' generates 32 …
41 128 | {<<8{byte_out}} = packed_data_32;
77 150 | packed_data_32 = {<<byte{byte_in}};
81 150 | packed_data_32 = {<<byte{byte_in}};