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/dports/www/chromium-legacy/chromium-88.0.4324.182/third_party/llvm/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
92 ; GCN: v_cvt_u32_f32_e32
93 ; GCN: v_cvt_u32_f32_e32
115 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
116 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
119 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll10 ; GCN: v_cvt_u32_f32_e32
22 ; GCN: v_cvt_u32_f32_e32
23 ; GCN: v_cvt_u32_f32_e32
35 ; GCN: v_cvt_u32_f32_e32
36 ; GCN: v_cvt_u32_f32_e32
37 ; GCN: v_cvt_u32_f32_e32
38 ; GCN: v_cvt_u32_f32_e32
246 ; SI: v_cvt_u32_f32_e32 [[VAL:v[0-9]+]], s{{[0-9]+}}
/dports/devel/wasi-libcxx/llvm-project-13.0.1.src/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
90 ; GCN: v_cvt_u32_f32_e32
91 ; GCN: v_cvt_u32_f32_e32
113 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
114 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
117 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll16 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
26 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
55 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
56 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
65 ; VI-NEXT: v_cvt_u32_f32_e32 v1, s3
66 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
99 ; SI-NEXT: v_cvt_u32_f32_e32 v3, s7
100 ; SI-NEXT: v_cvt_u32_f32_e32 v2, s6
101 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
102 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
[all …]
/dports/graphics/llvm-mesa/llvm-13.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
90 ; GCN: v_cvt_u32_f32_e32
91 ; GCN: v_cvt_u32_f32_e32
113 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
114 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
117 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll16 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
26 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
55 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
56 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
65 ; VI-NEXT: v_cvt_u32_f32_e32 v1, s3
66 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
99 ; SI-NEXT: v_cvt_u32_f32_e32 v3, s7
100 ; SI-NEXT: v_cvt_u32_f32_e32 v2, s6
101 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
102 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
[all …]
/dports/devel/llvm12/llvm-project-12.0.1.src/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
92 ; GCN: v_cvt_u32_f32_e32
93 ; GCN: v_cvt_u32_f32_e32
115 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
116 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
119 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll10 ; GCN: v_cvt_u32_f32_e32
22 ; GCN: v_cvt_u32_f32_e32
23 ; GCN: v_cvt_u32_f32_e32
35 ; GCN: v_cvt_u32_f32_e32
36 ; GCN: v_cvt_u32_f32_e32
37 ; GCN: v_cvt_u32_f32_e32
38 ; GCN: v_cvt_u32_f32_e32
246 ; SI: v_cvt_u32_f32_e32 [[VAL:v[0-9]+]], s{{[0-9]+}}
/dports/devel/llvm-devel/llvm-project-f05c95f10fc1d8171071735af8ad3a9e87633120/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
90 ; GCN: v_cvt_u32_f32_e32
91 ; GCN: v_cvt_u32_f32_e32
113 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
114 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
117 ; VI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
[all …]
H A Dfp_to_uint.ll16 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
26 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
55 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
56 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
65 ; VI-NEXT: v_cvt_u32_f32_e32 v1, s3
66 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
99 ; SI-NEXT: v_cvt_u32_f32_e32 v3, s7
100 ; SI-NEXT: v_cvt_u32_f32_e32 v2, s6
101 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
102 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
[all …]
/dports/devel/wasi-compiler-rt13/llvm-project-13.0.1.src/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
90 ; GCN: v_cvt_u32_f32_e32
91 ; GCN: v_cvt_u32_f32_e32
113 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
114 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
117 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll16 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
26 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
55 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
56 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
65 ; VI-NEXT: v_cvt_u32_f32_e32 v1, s3
66 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
99 ; SI-NEXT: v_cvt_u32_f32_e32 v3, s7
100 ; SI-NEXT: v_cvt_u32_f32_e32 v2, s6
101 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
102 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
[all …]
/dports/devel/wasi-compiler-rt12/llvm-project-12.0.1.src/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
92 ; GCN: v_cvt_u32_f32_e32
93 ; GCN: v_cvt_u32_f32_e32
115 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
116 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
119 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
/dports/devel/llvm13/llvm-project-13.0.1.src/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
44 ; GCN: v_cvt_u32_f32_e32 v[[R_I64_Low:[0-9]+]], v[[A_F32]]
63 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
64 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
90 ; GCN: v_cvt_u32_f32_e32
91 ; GCN: v_cvt_u32_f32_e32
113 ; SI: v_cvt_u32_f32_e32 v[[R_I64_0_Low:[0-9]+]], v[[A_F32_0]]
114 ; SI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
117 ; VI: v_cvt_u32_f32_e32 v[[R_I64_1_Low:[0-9]+]], v[[A_F32_1]]
[all …]
H A Dfp_to_uint.ll16 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
26 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
55 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
56 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
65 ; VI-NEXT: v_cvt_u32_f32_e32 v1, s3
66 ; VI-NEXT: v_cvt_u32_f32_e32 v0, s2
99 ; SI-NEXT: v_cvt_u32_f32_e32 v3, s7
100 ; SI-NEXT: v_cvt_u32_f32_e32 v2, s6
101 ; SI-NEXT: v_cvt_u32_f32_e32 v1, s5
102 ; SI-NEXT: v_cvt_u32_f32_e32 v0, s4
[all …]
/dports/devel/llvm-cheri/llvm-project-37c49ff00e3eadce5d8703fdc4497f28458c64a8/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
H A Dfp_to_uint.ll10 ; GCN: v_cvt_u32_f32_e32
22 ; GCN: v_cvt_u32_f32_e32
23 ; GCN: v_cvt_u32_f32_e32
35 ; GCN: v_cvt_u32_f32_e32
36 ; GCN: v_cvt_u32_f32_e32
37 ; GCN: v_cvt_u32_f32_e32
38 ; GCN: v_cvt_u32_f32_e32
246 ; SI: v_cvt_u32_f32_e32 [[VAL:v[0-9]+]], s{{[0-9]+}}
/dports/devel/llvm10/llvm-10.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
H A Dfp_to_uint.ll10 ; GCN: v_cvt_u32_f32_e32
22 ; GCN: v_cvt_u32_f32_e32
23 ; GCN: v_cvt_u32_f32_e32
35 ; GCN: v_cvt_u32_f32_e32
36 ; GCN: v_cvt_u32_f32_e32
37 ; GCN: v_cvt_u32_f32_e32
38 ; GCN: v_cvt_u32_f32_e32
246 ; SI: v_cvt_u32_f32_e32 [[VAL:v[0-9]+]], s{{[0-9]+}}
/dports/devel/llvm11/llvm-11.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
H A Dfp_to_uint.ll10 ; GCN: v_cvt_u32_f32_e32
22 ; GCN: v_cvt_u32_f32_e32
23 ; GCN: v_cvt_u32_f32_e32
35 ; GCN: v_cvt_u32_f32_e32
36 ; GCN: v_cvt_u32_f32_e32
37 ; GCN: v_cvt_u32_f32_e32
38 ; GCN: v_cvt_u32_f32_e32
246 ; SI: v_cvt_u32_f32_e32 [[VAL:v[0-9]+]], s{{[0-9]+}}
/dports/devel/tinygo/tinygo-0.14.1/llvm-project/llvm/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
/dports/devel/llvm90/llvm-9.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
/dports/devel/llvm80/llvm-8.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32
/dports/devel/llvm70/llvm-7.0.1.src/test/CodeGen/AMDGPU/
H A Dfptoui.f16.ll7 ; SI: v_cvt_u32_f32_e32 v[[R_I16:[0-9]+]], v[[A_F32]]
24 ; GCN: v_cvt_u32_f32_e32 v[[R_I32:[0-9]+]], v[[A_F32]]
60 ; SI: v_cvt_u32_f32_e32 v[[R_I16_1:[0-9]+]], v[[A_F32_1]]
61 ; SI: v_cvt_u32_f32_e32 v[[R_I16_0:[0-9]+]], v[[A_F32_0]]
89 ; GCN: v_cvt_u32_f32_e32
90 ; GCN: v_cvt_u32_f32_e32

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