1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\ 2|* *| 3|*Assembly Writer Source Fragment *| 4|* *| 5|* Automatically generated file, do not edit! *| 6|* *| 7\*===----------------------------------------------------------------------===*/ 8 9/* Capstone Disassembly Engine, http://www.capstone-engine.org */ 10/* By Nguyen Anh Quynh <aquynh@gmail.com>, 2013-2015 */ 11 12/// printInstruction - This method is automatically generated by tablegen 13/// from the instruction set description. 14static void printInstruction(MCInst *MI, SStream *O, MCRegisterInfo *MRI) 15{ 16 static const uint32_t OpInfo[] = { 17 0U, // PHI 18 0U, // INLINEASM 19 0U, // CFI_INSTRUCTION 20 0U, // EH_LABEL 21 0U, // GC_LABEL 22 0U, // KILL 23 0U, // EXTRACT_SUBREG 24 0U, // INSERT_SUBREG 25 0U, // IMPLICIT_DEF 26 0U, // SUBREG_TO_REG 27 0U, // COPY_TO_REGCLASS 28 1341U, // DBG_VALUE 29 0U, // REG_SEQUENCE 30 0U, // COPY 31 1334U, // BUNDLE 32 1351U, // LIFETIME_START 33 1321U, // LIFETIME_END 34 0U, // STACKMAP 35 0U, // PATCHPOINT 36 0U, // LOAD_STACK_GUARD 37 0U, // STATEPOINT 38 0U, // FRAME_ALLOC 39 0U, // ABS 40 5780U, // ADCri 41 5780U, // ADCrr 42 9876U, // ADCrsi 43 13972U, // ADCrsr 44 0U, // ADDSri 45 0U, // ADDSrr 46 0U, // ADDSrsi 47 0U, // ADDSrsr 48 5841U, // ADDri 49 5841U, // ADDrr 50 9937U, // ADDrsi 51 14033U, // ADDrsr 52 0U, // ADJCALLSTACKDOWN 53 0U, // ADJCALLSTACKUP 54 18818U, // ADR 55 1090671288U, // AESD 56 1090671296U, // AESE 57 1107448485U, // AESIMC 58 1107448495U, // AESMC 59 5894U, // ANDri 60 5894U, // ANDrr 61 9990U, // ANDrsi 62 14086U, // ANDrsr 63 268720U, // ASRi 64 268720U, // ASRr 65 0U, // B 66 0U, // BCCZi64 67 0U, // BCCi64 68 26268U, // BFC 69 30689U, // BFI 70 5793U, // BICri 71 5793U, // BICrr 72 9889U, // BICrsi 73 13985U, // BICrsr 74 414547U, // BKPT 75 414527U, // BL 76 414594U, // BLX 77 1073777598U, // BLX_pred 78 414594U, // BLXi 79 1073776690U, // BL_pred 80 0U, // BMOVPCB_CALL 81 0U, // BMOVPCRX_CALL 82 0U, // BR_JTadd 83 0U, // BR_JTm 84 0U, // BR_JTr 85 414590U, // BX 86 1073776627U, // BXJ 87 0U, // BX_CALL 88 564058U, // BX_RET 89 1073777498U, // BX_pred 90 1073776047U, // Bcc 91 2197858637U, // CDP 92 67809687U, // CDP2 93 2984U, // CLREX 94 19434U, // CLZ 95 18675U, // CMNri 96 18675U, // CMNzrr 97 26867U, // CMNzrsi 98 30963U, // CMNzrsr 99 18775U, // CMPri 100 18775U, // CMPrr 101 26967U, // CMPrsi 102 31063U, // CMPrsr 103 0U, // CONSTPOOL_ENTRY 104 0U, // COPY_STRUCT_BYVAL_I32 105 414531U, // CPS1p 106 1157679622U, // CPS2p 107 83937798U, // CPS3p 108 33706710U, // CRC32B 109 33706718U, // CRC32CB 110 33706787U, // CRC32CH 111 33706863U, // CRC32CW 112 33706779U, // CRC32H 113 33706855U, // CRC32W 114 1073776486U, // DBG 115 54005U, // DMB 116 54010U, // DSB 117 6558U, // EORri 118 6558U, // EORrr 119 10654U, // EORrsi 120 14750U, // EORrsr 121 432735U, // ERET 122 3322694403U, // FCONSTD 123 3322825475U, // FCONSTS 124 33573717U, // FLDMXDB_UPD 125 35614U, // FLDMXIA 126 33573662U, // FLDMXIA_UPD 127 1088010U, // FMSTAT 128 33573725U, // FSTMXDB_UPD 129 35622U, // FSTMXIA 130 33573670U, // FSTMXIA_UPD 131 1073777302U, // HINT 132 414542U, // HLT 133 414468U, // HVC 134 58111U, // ISB 135 117766788U, // ITasm 136 0U, // Int_eh_sjlj_dispatchsetup 137 0U, // Int_eh_sjlj_longjmp 138 0U, // Int_eh_sjlj_setjmp 139 0U, // Int_eh_sjlj_setjmp_nofp 140 17755U, // LDA 141 17836U, // LDAB 142 19350U, // LDAEX 143 18036U, // LDAEXB 144 134235936U, // LDAEXD 145 18373U, // LDAEXH 146 18293U, // LDAH 147 152220465U, // LDC2L_OFFSET 148 1242739505U, // LDC2L_OPTION 149 2316481329U, // LDC2L_POST 150 185774897U, // LDC2L_PRE 151 152220030U, // LDC2_OFFSET 152 1242739070U, // LDC2_OPTION 153 2316480894U, // LDC2_POST 154 185774462U, // LDC2_PRE 155 3271587899U, // LDCL_OFFSET 156 3271587899U, // LDCL_OPTION 157 3271587899U, // LDCL_POST 158 3271587899U, // LDCL_PRE 159 3271587480U, // LDC_OFFSET 160 3271587480U, // LDC_OPTION 161 3271587480U, // LDC_POST 162 3271587480U, // LDC_PRE 163 34143U, // LDMDA 164 33572191U, // LDMDA_UPD 165 34270U, // LDMDB 166 33572318U, // LDMDB_UPD 167 35010U, // LDMIA 168 0U, // LDMIA_RET 169 33573058U, // LDMIA_UPD 170 34289U, // LDMIB 171 33572337U, // LDMIB_UPD 172 281164U, // LDRBT_POST 173 68172U, // LDRBT_POST_IMM 174 68172U, // LDRBT_POST_REG 175 67083U, // LDRB_POST_IMM 176 67083U, // LDRB_POST_REG 177 30219U, // LDRB_PRE_IMM 178 67083U, // LDRB_PRE_REG 179 26123U, // LDRBi12 180 30219U, // LDRBrs 181 67338U, // LDRD 182 42762U, // LDRD_POST 183 42762U, // LDRD_PRE 184 19362U, // LDREX 185 18050U, // LDREXB 186 134235950U, // LDREXD 187 18387U, // LDREXH 188 30624U, // LDRH 189 31343U, // LDRHTi 190 68207U, // LDRHTr 191 67488U, // LDRH_POST 192 67488U, // LDRH_PRE 193 0U, // LDRLIT_ga_abs 194 0U, // LDRLIT_ga_pcrel 195 0U, // LDRLIT_ga_pcrel_ldr 196 30237U, // LDRSB 197 31320U, // LDRSBTi 198 68184U, // LDRSBTr 199 67101U, // LDRSB_POST 200 67101U, // LDRSB_PRE 201 30634U, // LDRSH 202 31355U, // LDRSHTi 203 68219U, // LDRSHTr 204 67498U, // LDRSH_POST 205 67498U, // LDRSH_PRE 206 281243U, // LDRT_POST 207 68251U, // LDRT_POST_IMM 208 68251U, // LDRT_POST_REG 209 67975U, // LDR_POST_IMM 210 67975U, // LDR_POST_REG 211 31111U, // LDR_PRE_IMM 212 67975U, // LDR_PRE_REG 213 27015U, // LDRcp 214 27015U, // LDRi12 215 31111U, // LDRrs 216 0U, // LEApcrel 217 0U, // LEApcrelJT 218 268445U, // LSLi 219 268445U, // LSLr 220 268727U, // LSRi 221 268727U, // LSRr 222 2197858686U, // MCR 223 17478045U, // MCR2 224 2197883302U, // MCRR 225 17478051U, // MCRR2 226 9607U, // MLA 227 0U, // MLAv5 228 31209U, // MLS 229 0U, // MOVCCi 230 0U, // MOVCCi16 231 0U, // MOVCCi32imm 232 0U, // MOVCCr 233 0U, // MOVCCsi 234 0U, // MOVCCsr 235 1350404U, // MOVPCLR 236 0U, // MOVPCRX 237 27345U, // MOVTi16 238 0U, // MOVTi16_ga_pcrel 239 0U, // MOV_ga_pcrel 240 0U, // MOV_ga_pcrel_ldr 241 72452U, // MOVi 242 19225U, // MOVi16 243 0U, // MOVi16_ga_pcrel 244 0U, // MOVi32imm 245 72452U, // MOVr 246 72452U, // MOVr_TC 247 6916U, // MOVsi 248 11012U, // MOVsr 249 0U, // MOVsra_flag 250 0U, // MOVsrl_flag 251 201369257U, // MRC 252 74116U, // MRC2 253 2197882541U, // MRRC 254 17478026U, // MRRC2 255 35339U, // MRS 256 18955U, // MRSbanked 257 1073777163U, // MRSsys 258 2365606332U, // MSR 259 234899900U, // MSRbanked 260 2365606332U, // MSRi 261 6317U, // MUL 262 0U, // MULv5 263 0U, // MVNCCi 264 71991U, // MVNi 265 71991U, // MVNr 266 6455U, // MVNsi 267 10551U, // MVNsr 268 6572U, // ORRri 269 6572U, // ORRrr 270 10668U, // ORRrsi 271 14764U, // ORRrsr 272 0U, // PICADD 273 0U, // PICLDR 274 0U, // PICLDRB 275 0U, // PICLDRH 276 0U, // PICLDRSB 277 0U, // PICLDRSH 278 0U, // PICSTR 279 0U, // PICSTRB 280 0U, // PICSTRH 281 31287U, // PKHBT 282 30250U, // PKHTB 283 78712U, // PLDWi12 284 82808U, // PLDWrs 285 78601U, // PLDi12 286 82697U, // PLDrs 287 78636U, // PLIi12 288 82732U, // PLIrs 289 26345U, // QADD 290 25776U, // QADD16 291 25879U, // QADD8 292 27603U, // QASX 293 26319U, // QDADD 294 26191U, // QDSUB 295 27462U, // QSAX 296 26204U, // QSUB 297 25738U, // QSUB16 298 25840U, // QSUB8 299 19074U, // RBIT 300 19184U, // REV 301 17620U, // REV16 302 18357U, // REVSH 303 414408U, // RFEDA 304 1462984U, // RFEDA_UPD 305 414439U, // RFEDB 306 1463015U, // RFEDB_UPD 307 414415U, // RFEIA 308 1462991U, // RFEIA_UPD 309 414446U, // RFEIB 310 1463022U, // RFEIB_UPD 311 268706U, // RORi 312 268706U, // RORr 313 0U, // RRX 314 334786U, // RRXi 315 0U, // RSBSri 316 0U, // RSBSrsi 317 0U, // RSBSrsr 318 5663U, // RSBri 319 5663U, // RSBrr 320 9759U, // RSBrsi 321 13855U, // RSBrsr 322 5810U, // RSCri 323 5810U, // RSCrr 324 9906U, // RSCrsi 325 14002U, // RSCrsr 326 25783U, // SADD16 327 25885U, // SADD8 328 27608U, // SASX 329 5776U, // SBCri 330 5776U, // SBCrr 331 9872U, // SBCrsi 332 13968U, // SBCrsr 333 31668U, // SBFX 334 27380U, // SDIV 335 26712U, // SEL 336 86798U, // SETEND 337 16928834U, // SHA1C 338 1107447884U, // SHA1H 339 16928866U, // SHA1M 340 16928876U, // SHA1P 341 16928769U, // SHA1SU0 342 1090670619U, // SHA1SU1 343 16928854U, // SHA256H 344 16928821U, // SHA256H2 345 1090670605U, // SHA256SU0 346 16928807U, // SHA256SU1 347 25759U, // SHADD16 348 25864U, // SHADD8 349 27590U, // SHASX 350 27449U, // SHSAX 351 25721U, // SHSUB16 352 25825U, // SHSUB8 353 1073776293U, // SMC 354 30141U, // SMLABB 355 31280U, // SMLABT 356 30398U, // SMLAD 357 31594U, // SMLADX 358 92190U, // SMLAL 359 30148U, // SMLALBB 360 31293U, // SMLALBT 361 30451U, // SMLALD 362 31608U, // SMLALDX 363 30256U, // SMLALTB 364 31415U, // SMLALTT 365 0U, // SMLALv5 366 30243U, // SMLATB 367 31408U, // SMLATT 368 30310U, // SMLAWB 369 31446U, // SMLAWT 370 30484U, // SMLSD 371 31624U, // SMLSDX 372 30462U, // SMLSLD 373 31616U, // SMLSLDX 374 30085U, // SMMLA 375 31095U, // SMMLAR 376 31207U, // SMMLS 377 31156U, // SMMLSR 378 26795U, // SMMUL 379 27030U, // SMMULR 380 26308U, // SMUAD 381 27505U, // SMUADX 382 26060U, // SMULBB 383 27205U, // SMULBT 384 10370U, // SMULL 385 0U, // SMULLv5 386 26168U, // SMULTB 387 27327U, // SMULTT 388 26221U, // SMULWB 389 27357U, // SMULWT 390 26394U, // SMUSD 391 27535U, // SMUSDX 392 0U, // SPACE 393 414658U, // SRSDA 394 414610U, // SRSDA_UPD 395 414680U, // SRSDB 396 414634U, // SRSDB_UPD 397 414669U, // SRSIA 398 414622U, // SRSIA_UPD 399 414691U, // SRSIB 400 414646U, // SRSIB_UPD 401 31270U, // SSAT 402 25797U, // SSAT16 403 27467U, // SSAX 404 25745U, // SSUB16 405 25846U, // SSUB8 406 152220472U, // STC2L_OFFSET 407 1242739512U, // STC2L_OPTION 408 2316481336U, // STC2L_POST 409 185774904U, // STC2L_PRE 410 152220049U, // STC2_OFFSET 411 1242739089U, // STC2_OPTION 412 2316480913U, // STC2_POST 413 185774481U, // STC2_PRE 414 3271587904U, // STCL_OFFSET 415 3271587904U, // STCL_OPTION 416 3271587904U, // STCL_POST 417 3271587904U, // STCL_PRE 418 3271587510U, // STC_OFFSET 419 3271587510U, // STC_OPTION 420 3271587510U, // STC_POST 421 3271587510U, // STC_PRE 422 18599U, // STL 423 17917U, // STLB 424 27548U, // STLEX 425 26235U, // STLEXB 426 26407U, // STLEXD 427 26572U, // STLEXH 428 18314U, // STLH 429 34149U, // STMDA 430 33572197U, // STMDA_UPD 431 34277U, // STMDB 432 33572325U, // STMDB_UPD 433 35014U, // STMIA 434 33573062U, // STMIA_UPD 435 34295U, // STMIB 436 33572343U, // STMIB_UPD 437 281170U, // STRBT_POST 438 33622610U, // STRBT_POST_IMM 439 33622610U, // STRBT_POST_REG 440 33621520U, // STRB_POST_IMM 441 33621520U, // STRB_POST_REG 442 33584656U, // STRB_PRE_IMM 443 33621520U, // STRB_PRE_REG 444 26128U, // STRBi12 445 0U, // STRBi_preidx 446 0U, // STRBr_preidx 447 30224U, // STRBrs 448 67343U, // STRD 449 33597199U, // STRD_POST 450 33597199U, // STRD_PRE 451 27566U, // STREX 452 26249U, // STREXB 453 26421U, // STREXD 454 26586U, // STREXH 455 30629U, // STRH 456 33585781U, // STRHTi 457 33622645U, // STRHTr 458 33621925U, // STRH_POST 459 33621925U, // STRH_PRE 460 0U, // STRH_preidx 461 281254U, // STRT_POST 462 33622694U, // STRT_POST_IMM 463 33622694U, // STRT_POST_REG 464 33622472U, // STR_POST_IMM 465 33622472U, // STR_POST_REG 466 33585608U, // STR_PRE_IMM 467 33622472U, // STR_PRE_REG 468 27080U, // STRi12 469 0U, // STRi_preidx 470 0U, // STRr_preidx 471 31176U, // STRrs 472 0U, // SUBS_PC_LR 473 0U, // SUBSri 474 0U, // SUBSrr 475 0U, // SUBSrsi 476 0U, // SUBSrsr 477 5713U, // SUBri 478 5713U, // SUBrr 479 9809U, // SUBrsi 480 13905U, // SUBrsr 481 1073776314U, // SVC 482 26981U, // SWP 483 26118U, // SWPB 484 30129U, // SXTAB 485 29787U, // SXTAB16 486 30586U, // SXTAH 487 26181U, // SXTB 488 25707U, // SXTB16 489 26555U, // SXTH 490 0U, // TAILJMPd 491 0U, // TAILJMPr 492 0U, // TCRETURNdi 493 0U, // TCRETURNri 494 18803U, // TEQri 495 18803U, // TEQrr 496 26995U, // TEQrsi 497 31091U, // TEQrsr 498 0U, // TPsoft 499 2376U, // TRAP 500 2376U, // TRAPNaCl 501 19116U, // TSTri 502 19116U, // TSTrr 503 27308U, // TSTrsi 504 31404U, // TSTrsr 505 25790U, // UADD16 506 25891U, // UADD8 507 27613U, // UASX 508 31673U, // UBFX 509 414486U, // UDF 510 27385U, // UDIV 511 25767U, // UHADD16 512 25871U, // UHADD8 513 27596U, // UHASX 514 27455U, // UHSAX 515 25729U, // UHSUB16 516 25832U, // UHSUB8 517 30723U, // UMAAL 518 92196U, // UMLAL 519 0U, // UMLALv5 520 10376U, // UMULL 521 0U, // UMULLv5 522 25775U, // UQADD16 523 25878U, // UQADD8 524 27602U, // UQASX 525 27461U, // UQSAX 526 25737U, // UQSUB16 527 25839U, // UQSUB8 528 25858U, // USAD8 529 29914U, // USADA8 530 31275U, // USAT 531 25804U, // USAT16 532 27472U, // USAX 533 25752U, // USUB16 534 25852U, // USUB8 535 30135U, // UXTAB 536 29795U, // UXTAB16 537 30592U, // UXTAH 538 26186U, // UXTB 539 25714U, // UXTB16 540 26560U, // UXTH 541 18380809U, // VABALsv2i64 542 18511881U, // VABALsv4i32 543 18642953U, // VABALsv8i16 544 18774025U, // VABALuv2i64 545 18905097U, // VABALuv4i32 546 19036169U, // VABALuv8i16 547 18642262U, // VABAsv16i8 548 18380118U, // VABAsv2i32 549 18511190U, // VABAsv4i16 550 18380118U, // VABAsv4i32 551 18511190U, // VABAsv8i16 552 18642262U, // VABAsv8i8 553 19035478U, // VABAuv16i8 554 18773334U, // VABAuv2i32 555 18904406U, // VABAuv4i16 556 18773334U, // VABAuv4i32 557 18904406U, // VABAuv8i16 558 19035478U, // VABAuv8i8 559 35153989U, // VABDLsv2i64 560 35285061U, // VABDLsv4i32 561 35416133U, // VABDLsv8i16 562 35547205U, // VABDLuv2i64 563 35678277U, // VABDLuv4i32 564 35809349U, // VABDLuv8i16 565 2249090762U, // VABDfd 566 2249090762U, // VABDfq 567 35415754U, // VABDsv16i8 568 35153610U, // VABDsv2i32 569 35284682U, // VABDsv4i16 570 35153610U, // VABDsv4i32 571 35284682U, // VABDsv8i16 572 35415754U, // VABDsv8i8 573 35808970U, // VABDuv16i8 574 35546826U, // VABDuv2i32 575 35677898U, // VABDuv4i16 576 35546826U, // VABDuv4i32 577 35677898U, // VABDuv8i16 578 35808970U, // VABDuv8i8 579 2248952280U, // VABSD 580 2249083352U, // VABSS 581 2249083352U, // VABSfd 582 2249083352U, // VABSfq 583 1109150168U, // VABSv16i8 584 1108888024U, // VABSv2i32 585 1109019096U, // VABSv4i16 586 1108888024U, // VABSv4i32 587 1109019096U, // VABSv8i16 588 1109150168U, // VABSv8i8 589 2249090876U, // VACGEd 590 2249090876U, // VACGEq 591 2249091684U, // VACGTd 592 2249091684U, // VACGTq 593 2248959726U, // VADDD 594 35940577U, // VADDHNv2i32 595 36071649U, // VADDHNv4i16 596 36202721U, // VADDHNv8i8 597 35154002U, // VADDLsv2i64 598 35285074U, // VADDLsv4i32 599 35416146U, // VADDLsv8i16 600 35547218U, // VADDLuv2i64 601 35678290U, // VADDLuv4i32 602 35809362U, // VADDLuv8i16 603 2249090798U, // VADDS 604 35154702U, // VADDWsv2i64 605 35285774U, // VADDWsv4i32 606 35416846U, // VADDWsv8i16 607 35547918U, // VADDWuv2i64 608 35678990U, // VADDWuv4i32 609 35810062U, // VADDWuv8i16 610 2249090798U, // VADDfd 611 2249090798U, // VADDfq 612 36333294U, // VADDv16i8 613 35940078U, // VADDv1i64 614 36071150U, // VADDv2i32 615 35940078U, // VADDv2i64 616 36202222U, // VADDv4i16 617 36071150U, // VADDv4i32 618 36202222U, // VADDv8i16 619 36333294U, // VADDv8i8 620 26373U, // VANDd 621 26373U, // VANDq 622 26272U, // VBICd 623 254174880U, // VBICiv2i32 624 254305952U, // VBICiv4i16 625 254174880U, // VBICiv4i32 626 254305952U, // VBICiv8i16 627 26272U, // VBICq 628 30561U, // VBIFd 629 30561U, // VBIFq 630 31367U, // VBITd 631 31367U, // VBITq 632 30868U, // VBSLd 633 30868U, // VBSLq 634 2249091438U, // VCEQfd 635 2249091438U, // VCEQfq 636 36333934U, // VCEQv16i8 637 36071790U, // VCEQv2i32 638 36202862U, // VCEQv4i16 639 36071790U, // VCEQv4i32 640 36202862U, // VCEQv8i16 641 36333934U, // VCEQv8i8 642 3257551214U, // VCEQzv16i8 643 2249083246U, // VCEQzv2f32 644 3257289070U, // VCEQzv2i32 645 2249083246U, // VCEQzv4f32 646 3257420142U, // VCEQzv4i16 647 3257289070U, // VCEQzv4i32 648 3257420142U, // VCEQzv8i16 649 3257551214U, // VCEQzv8i8 650 2249090882U, // VCGEfd 651 2249090882U, // VCGEfq 652 35415874U, // VCGEsv16i8 653 35153730U, // VCGEsv2i32 654 35284802U, // VCGEsv4i16 655 35153730U, // VCGEsv4i32 656 35284802U, // VCGEsv8i16 657 35415874U, // VCGEsv8i8 658 35809090U, // VCGEuv16i8 659 35546946U, // VCGEuv2i32 660 35678018U, // VCGEuv4i16 661 35546946U, // VCGEuv4i32 662 35678018U, // VCGEuv8i16 663 35809090U, // VCGEuv8i8 664 3256633154U, // VCGEzv16i8 665 2249082690U, // VCGEzv2f32 666 3256371010U, // VCGEzv2i32 667 2249082690U, // VCGEzv4f32 668 3256502082U, // VCGEzv4i16 669 3256371010U, // VCGEzv4i32 670 3256502082U, // VCGEzv8i16 671 3256633154U, // VCGEzv8i8 672 2249091690U, // VCGTfd 673 2249091690U, // VCGTfq 674 35416682U, // VCGTsv16i8 675 35154538U, // VCGTsv2i32 676 35285610U, // VCGTsv4i16 677 35154538U, // VCGTsv4i32 678 35285610U, // VCGTsv8i16 679 35416682U, // VCGTsv8i8 680 35809898U, // VCGTuv16i8 681 35547754U, // VCGTuv2i32 682 35678826U, // VCGTuv4i16 683 35547754U, // VCGTuv4i32 684 35678826U, // VCGTuv8i16 685 35809898U, // VCGTuv8i8 686 3256633962U, // VCGTzv16i8 687 2249083498U, // VCGTzv2f32 688 3256371818U, // VCGTzv2i32 689 2249083498U, // VCGTzv4f32 690 3256502890U, // VCGTzv4i16 691 3256371818U, // VCGTzv4i32 692 3256502890U, // VCGTzv8i16 693 3256633962U, // VCGTzv8i8 694 3256633159U, // VCLEzv16i8 695 2249082695U, // VCLEzv2f32 696 3256371015U, // VCLEzv2i32 697 2249082695U, // VCLEzv4f32 698 3256502087U, // VCLEzv4i16 699 3256371015U, // VCLEzv4i32 700 3256502087U, // VCLEzv8i16 701 3256633159U, // VCLEzv8i8 702 1109150178U, // VCLSv16i8 703 1108888034U, // VCLSv2i32 704 1109019106U, // VCLSv4i16 705 1108888034U, // VCLSv4i32 706 1109019106U, // VCLSv8i16 707 1109150178U, // VCLSv8i8 708 3256633996U, // VCLTzv16i8 709 2249083532U, // VCLTzv2f32 710 3256371852U, // VCLTzv2i32 711 2249083532U, // VCLTzv4f32 712 3256502924U, // VCLTzv4i16 713 3256371852U, // VCLTzv4i32 714 3256502924U, // VCLTzv8i16 715 3256633996U, // VCLTzv8i8 716 1110068201U, // VCLZv16i8 717 1109806057U, // VCLZv2i32 718 1109937129U, // VCLZv4i16 719 1109806057U, // VCLZv4i32 720 1109937129U, // VCLZv8i16 721 1110068201U, // VCLZv8i8 722 2248952150U, // VCMPD 723 2248951635U, // VCMPED 724 2249082707U, // VCMPES 725 269256531U, // VCMPEZD 726 269387603U, // VCMPEZS 727 2249083222U, // VCMPS 728 269257046U, // VCMPZD 729 269388118U, // VCMPZS 730 2902673U, // VCNTd 731 2902673U, // VCNTq 732 1107447926U, // VCVTANSD 733 1107447926U, // VCVTANSQ 734 1107447986U, // VCVTANUD 735 1107447986U, // VCVTANUQ 736 1107448234U, // VCVTASD 737 1107447926U, // VCVTASS 738 1107448294U, // VCVTAUD 739 1107447986U, // VCVTAUS 740 3032639U, // VCVTBDH 741 3163711U, // VCVTBHD 742 3294783U, // VCVTBHS 743 3425855U, // VCVTBSH 744 3558092U, // VCVTDS 745 1107447941U, // VCVTMNSD 746 1107447941U, // VCVTMNSQ 747 1107448001U, // VCVTMNUD 748 1107448001U, // VCVTMNUQ 749 1107448249U, // VCVTMSD 750 1107447941U, // VCVTMSS 751 1107448309U, // VCVTMUD 752 1107448001U, // VCVTMUS 753 1107447956U, // VCVTNNSD 754 1107447956U, // VCVTNNSQ 755 1107448016U, // VCVTNNUD 756 1107448016U, // VCVTNNUQ 757 1107448264U, // VCVTNSD 758 1107447956U, // VCVTNSS 759 1107448324U, // VCVTNUD 760 1107448016U, // VCVTNUS 761 1107447971U, // VCVTPNSD 762 1107447971U, // VCVTPNSQ 763 1107448031U, // VCVTPNUD 764 1107448031U, // VCVTPNUQ 765 1107448279U, // VCVTPSD 766 1107447971U, // VCVTPSS 767 1107448339U, // VCVTPUD 768 1107448031U, // VCVTPUS 769 3689164U, // VCVTSD 770 3033798U, // VCVTTDH 771 3164870U, // VCVTTHD 772 3295942U, // VCVTTHS 773 3427014U, // VCVTTSH 774 3427020U, // VCVTf2h 775 289032908U, // VCVTf2sd 776 289032908U, // VCVTf2sq 777 289163980U, // VCVTf2ud 778 289163980U, // VCVTf2uq 779 104491724U, // VCVTf2xsd 780 104491724U, // VCVTf2xsq 781 104622796U, // VCVTf2xud 782 104622796U, // VCVTf2xuq 783 3295948U, // VCVTh2f 784 289295052U, // VCVTs2fd 785 289295052U, // VCVTs2fq 786 289426124U, // VCVTu2fd 787 289426124U, // VCVTu2fq 788 104753868U, // VCVTxs2fd 789 104753868U, // VCVTxs2fq 790 104884940U, // VCVTxu2fd 791 104884940U, // VCVTxu2fq 792 2248960766U, // VDIVD 793 2249091838U, // VDIVS 794 4344159U, // VDUP16d 795 4344159U, // VDUP16q 796 4475231U, // VDUP32d 797 4475231U, // VDUP32q 798 2902367U, // VDUP8d 799 2902367U, // VDUP8q 800 4352351U, // VDUPLN16d 801 4352351U, // VDUPLN16q 802 4483423U, // VDUPLN32d 803 4483423U, // VDUPLN32q 804 2910559U, // VDUPLN8d 805 2910559U, // VDUPLN8q 806 27037U, // VEORd 807 27037U, // VEORq 808 4356836U, // VEXTd16 809 4487908U, // VEXTd32 810 2915044U, // VEXTd8 811 4356836U, // VEXTq16 812 4487908U, // VEXTq32 813 4618980U, // VEXTq64 814 2915044U, // VEXTq8 815 101479830U, // VFMAD 816 101610902U, // VFMAS 817 101610902U, // VFMAfd 818 101610902U, // VFMAfq 819 101480952U, // VFMSD 820 101612024U, // VFMSS 821 101612024U, // VFMSfd 822 101612024U, // VFMSfq 823 101479835U, // VFNMAD 824 101610907U, // VFNMAS 825 101480957U, // VFNMSD 826 101612029U, // VFNMSS 827 4483843U, // VGETLNi32 828 1109027587U, // VGETLNs16 829 1109158659U, // VGETLNs8 830 1109420803U, // VGETLNu16 831 1109551875U, // VGETLNu8 832 35415772U, // VHADDsv16i8 833 35153628U, // VHADDsv2i32 834 35284700U, // VHADDsv4i16 835 35153628U, // VHADDsv4i32 836 35284700U, // VHADDsv8i16 837 35415772U, // VHADDsv8i8 838 35808988U, // VHADDuv16i8 839 35546844U, // VHADDuv2i32 840 35677916U, // VHADDuv4i16 841 35546844U, // VHADDuv4i32 842 35677916U, // VHADDuv8i16 843 35808988U, // VHADDuv8i8 844 35415637U, // VHSUBsv16i8 845 35153493U, // VHSUBsv2i32 846 35284565U, // VHSUBsv4i16 847 35153493U, // VHSUBsv4i32 848 35284565U, // VHSUBsv8i16 849 35415637U, // VHSUBsv8i8 850 35808853U, // VHSUBuv16i8 851 35546709U, // VHSUBuv2i32 852 35677781U, // VHSUBuv4i16 853 35546709U, // VHSUBuv4i32 854 35677781U, // VHSUBuv8i16 855 35808853U, // VHSUBuv8i8 856 2453824494U, // VLD1DUPd16 857 3527570414U, // VLD1DUPd16wb_fixed 858 3527607278U, // VLD1DUPd16wb_register 859 2453955566U, // VLD1DUPd32 860 3527701486U, // VLD1DUPd32wb_fixed 861 3527738350U, // VLD1DUPd32wb_register 862 2452382702U, // VLD1DUPd8 863 3526128622U, // VLD1DUPd8wb_fixed 864 3526165486U, // VLD1DUPd8wb_register 865 2470601710U, // VLD1DUPq16 866 3544347630U, // VLD1DUPq16wb_fixed 867 3544384494U, // VLD1DUPq16wb_register 868 2470732782U, // VLD1DUPq32 869 3544478702U, // VLD1DUPq32wb_fixed 870 3544515566U, // VLD1DUPq32wb_register 871 2469159918U, // VLD1DUPq8 872 3542905838U, // VLD1DUPq8wb_fixed 873 3542942702U, // VLD1DUPq8wb_register 874 4785134U, // VLD1LNd16 875 4813806U, // VLD1LNd16_UPD 876 4916206U, // VLD1LNd32 877 4944878U, // VLD1LNd32_UPD 878 5047278U, // VLD1LNd8 879 5075950U, // VLD1LNd8_UPD 880 4355054U, // VLD1LNdAsm_16 881 4486126U, // VLD1LNdAsm_32 882 2913262U, // VLD1LNdAsm_8 883 4355054U, // VLD1LNdWB_fixed_Asm_16 884 4486126U, // VLD1LNdWB_fixed_Asm_32 885 2913262U, // VLD1LNdWB_fixed_Asm_8 886 4391918U, // VLD1LNdWB_register_Asm_16 887 4522990U, // VLD1LNdWB_register_Asm_32 888 2950126U, // VLD1LNdWB_register_Asm_8 889 0U, // VLD1LNq16Pseudo 890 0U, // VLD1LNq16Pseudo_UPD 891 0U, // VLD1LNq32Pseudo 892 0U, // VLD1LNq32Pseudo_UPD 893 0U, // VLD1LNq8Pseudo 894 0U, // VLD1LNq8Pseudo_UPD 895 2487378926U, // VLD1d16 896 2504156142U, // VLD1d16Q 897 3577902062U, // VLD1d16Qwb_fixed 898 3577938926U, // VLD1d16Qwb_register 899 2520933358U, // VLD1d16T 900 3594679278U, // VLD1d16Twb_fixed 901 3594716142U, // VLD1d16Twb_register 902 3561124846U, // VLD1d16wb_fixed 903 3561161710U, // VLD1d16wb_register 904 2487509998U, // VLD1d32 905 2504287214U, // VLD1d32Q 906 3578033134U, // VLD1d32Qwb_fixed 907 3578069998U, // VLD1d32Qwb_register 908 2521064430U, // VLD1d32T 909 3594810350U, // VLD1d32Twb_fixed 910 3594847214U, // VLD1d32Twb_register 911 3561255918U, // VLD1d32wb_fixed 912 3561292782U, // VLD1d32wb_register 913 2487641070U, // VLD1d64 914 2504418286U, // VLD1d64Q 915 0U, // VLD1d64QPseudo 916 0U, // VLD1d64QPseudoWB_fixed 917 0U, // VLD1d64QPseudoWB_register 918 3578164206U, // VLD1d64Qwb_fixed 919 3578201070U, // VLD1d64Qwb_register 920 2521195502U, // VLD1d64T 921 0U, // VLD1d64TPseudo 922 0U, // VLD1d64TPseudoWB_fixed 923 0U, // VLD1d64TPseudoWB_register 924 3594941422U, // VLD1d64Twb_fixed 925 3594978286U, // VLD1d64Twb_register 926 3561386990U, // VLD1d64wb_fixed 927 3561423854U, // VLD1d64wb_register 928 2485937134U, // VLD1d8 929 2502714350U, // VLD1d8Q 930 3576460270U, // VLD1d8Qwb_fixed 931 3576497134U, // VLD1d8Qwb_register 932 2519491566U, // VLD1d8T 933 3593237486U, // VLD1d8Twb_fixed 934 3593274350U, // VLD1d8Twb_register 935 3559683054U, // VLD1d8wb_fixed 936 3559719918U, // VLD1d8wb_register 937 2537710574U, // VLD1q16 938 3611456494U, // VLD1q16wb_fixed 939 3611493358U, // VLD1q16wb_register 940 2537841646U, // VLD1q32 941 3611587566U, // VLD1q32wb_fixed 942 3611624430U, // VLD1q32wb_register 943 2537972718U, // VLD1q64 944 3611718638U, // VLD1q64wb_fixed 945 3611755502U, // VLD1q64wb_register 946 2536268782U, // VLD1q8 947 3610014702U, // VLD1q8wb_fixed 948 3610051566U, // VLD1q8wb_register 949 2470601754U, // VLD2DUPd16 950 3544347674U, // VLD2DUPd16wb_fixed 951 3544384538U, // VLD2DUPd16wb_register 952 2554487834U, // VLD2DUPd16x2 953 3628233754U, // VLD2DUPd16x2wb_fixed 954 3628270618U, // VLD2DUPd16x2wb_register 955 2470732826U, // VLD2DUPd32 956 3544478746U, // VLD2DUPd32wb_fixed 957 3544515610U, // VLD2DUPd32wb_register 958 2554618906U, // VLD2DUPd32x2 959 3628364826U, // VLD2DUPd32x2wb_fixed 960 3628401690U, // VLD2DUPd32x2wb_register 961 2469159962U, // VLD2DUPd8 962 3542905882U, // VLD2DUPd8wb_fixed 963 3542942746U, // VLD2DUPd8wb_register 964 2553046042U, // VLD2DUPd8x2 965 3626791962U, // VLD2DUPd8x2wb_fixed 966 3626828826U, // VLD2DUPd8x2wb_register 967 4813850U, // VLD2LNd16 968 0U, // VLD2LNd16Pseudo 969 0U, // VLD2LNd16Pseudo_UPD 970 4817946U, // VLD2LNd16_UPD 971 4944922U, // VLD2LNd32 972 0U, // VLD2LNd32Pseudo 973 0U, // VLD2LNd32Pseudo_UPD 974 4949018U, // VLD2LNd32_UPD 975 5075994U, // VLD2LNd8 976 0U, // VLD2LNd8Pseudo 977 0U, // VLD2LNd8Pseudo_UPD 978 5080090U, // VLD2LNd8_UPD 979 4355098U, // VLD2LNdAsm_16 980 4486170U, // VLD2LNdAsm_32 981 2913306U, // VLD2LNdAsm_8 982 4355098U, // VLD2LNdWB_fixed_Asm_16 983 4486170U, // VLD2LNdWB_fixed_Asm_32 984 2913306U, // VLD2LNdWB_fixed_Asm_8 985 4391962U, // VLD2LNdWB_register_Asm_16 986 4523034U, // VLD2LNdWB_register_Asm_32 987 2950170U, // VLD2LNdWB_register_Asm_8 988 4813850U, // VLD2LNq16 989 0U, // VLD2LNq16Pseudo 990 0U, // VLD2LNq16Pseudo_UPD 991 4817946U, // VLD2LNq16_UPD 992 4944922U, // VLD2LNq32 993 0U, // VLD2LNq32Pseudo 994 0U, // VLD2LNq32Pseudo_UPD 995 4949018U, // VLD2LNq32_UPD 996 4355098U, // VLD2LNqAsm_16 997 4486170U, // VLD2LNqAsm_32 998 4355098U, // VLD2LNqWB_fixed_Asm_16 999 4486170U, // VLD2LNqWB_fixed_Asm_32 1000 4391962U, // VLD2LNqWB_register_Asm_16 1001 4523034U, // VLD2LNqWB_register_Asm_32 1002 2571265050U, // VLD2b16 1003 3645010970U, // VLD2b16wb_fixed 1004 3645047834U, // VLD2b16wb_register 1005 2571396122U, // VLD2b32 1006 3645142042U, // VLD2b32wb_fixed 1007 3645178906U, // VLD2b32wb_register 1008 2569823258U, // VLD2b8 1009 3643569178U, // VLD2b8wb_fixed 1010 3643606042U, // VLD2b8wb_register 1011 2537710618U, // VLD2d16 1012 3611456538U, // VLD2d16wb_fixed 1013 3611493402U, // VLD2d16wb_register 1014 2537841690U, // VLD2d32 1015 3611587610U, // VLD2d32wb_fixed 1016 3611624474U, // VLD2d32wb_register 1017 2536268826U, // VLD2d8 1018 3610014746U, // VLD2d8wb_fixed 1019 3610051610U, // VLD2d8wb_register 1020 2504156186U, // VLD2q16 1021 0U, // VLD2q16Pseudo 1022 0U, // VLD2q16PseudoWB_fixed 1023 0U, // VLD2q16PseudoWB_register 1024 3577902106U, // VLD2q16wb_fixed 1025 3577938970U, // VLD2q16wb_register 1026 2504287258U, // VLD2q32 1027 0U, // VLD2q32Pseudo 1028 0U, // VLD2q32PseudoWB_fixed 1029 0U, // VLD2q32PseudoWB_register 1030 3578033178U, // VLD2q32wb_fixed 1031 3578070042U, // VLD2q32wb_register 1032 2502714394U, // VLD2q8 1033 0U, // VLD2q8Pseudo 1034 0U, // VLD2q8PseudoWB_fixed 1035 0U, // VLD2q8PseudoWB_register 1036 3576460314U, // VLD2q8wb_fixed 1037 3576497178U, // VLD2q8wb_register 1038 1078527034U, // VLD3DUPd16 1039 0U, // VLD3DUPd16Pseudo 1040 0U, // VLD3DUPd16Pseudo_UPD 1041 1078555706U, // VLD3DUPd16_UPD 1042 1078658106U, // VLD3DUPd32 1043 0U, // VLD3DUPd32Pseudo 1044 0U, // VLD3DUPd32Pseudo_UPD 1045 1078686778U, // VLD3DUPd32_UPD 1046 1078789178U, // VLD3DUPd8 1047 0U, // VLD3DUPd8Pseudo 1048 0U, // VLD3DUPd8Pseudo_UPD 1049 1078817850U, // VLD3DUPd8_UPD 1050 1514300474U, // VLD3DUPdAsm_16 1051 1514431546U, // VLD3DUPdAsm_32 1052 1512858682U, // VLD3DUPdAsm_8 1053 2588042298U, // VLD3DUPdWB_fixed_Asm_16 1054 2588173370U, // VLD3DUPdWB_fixed_Asm_32 1055 2586600506U, // VLD3DUPdWB_fixed_Asm_8 1056 440562746U, // VLD3DUPdWB_register_Asm_16 1057 440693818U, // VLD3DUPdWB_register_Asm_32 1058 439120954U, // VLD3DUPdWB_register_Asm_8 1059 1078527034U, // VLD3DUPq16 1060 1078555706U, // VLD3DUPq16_UPD 1061 1078658106U, // VLD3DUPq32 1062 1078686778U, // VLD3DUPq32_UPD 1063 1078789178U, // VLD3DUPq8 1064 1078817850U, // VLD3DUPq8_UPD 1065 1531077690U, // VLD3DUPqAsm_16 1066 1531208762U, // VLD3DUPqAsm_32 1067 1529635898U, // VLD3DUPqAsm_8 1068 2604819514U, // VLD3DUPqWB_fixed_Asm_16 1069 2604950586U, // VLD3DUPqWB_fixed_Asm_32 1070 2603377722U, // VLD3DUPqWB_fixed_Asm_8 1071 457339962U, // VLD3DUPqWB_register_Asm_16 1072 457471034U, // VLD3DUPqWB_register_Asm_32 1073 455898170U, // VLD3DUPqWB_register_Asm_8 1074 4817978U, // VLD3LNd16 1075 0U, // VLD3LNd16Pseudo 1076 0U, // VLD3LNd16Pseudo_UPD 1077 4822074U, // VLD3LNd16_UPD 1078 4949050U, // VLD3LNd32 1079 0U, // VLD3LNd32Pseudo 1080 0U, // VLD3LNd32Pseudo_UPD 1081 4953146U, // VLD3LNd32_UPD 1082 5080122U, // VLD3LNd8 1083 0U, // VLD3LNd8Pseudo 1084 0U, // VLD3LNd8Pseudo_UPD 1085 5084218U, // VLD3LNd8_UPD 1086 4355130U, // VLD3LNdAsm_16 1087 4486202U, // VLD3LNdAsm_32 1088 2913338U, // VLD3LNdAsm_8 1089 4355130U, // VLD3LNdWB_fixed_Asm_16 1090 4486202U, // VLD3LNdWB_fixed_Asm_32 1091 2913338U, // VLD3LNdWB_fixed_Asm_8 1092 4391994U, // VLD3LNdWB_register_Asm_16 1093 4523066U, // VLD3LNdWB_register_Asm_32 1094 2950202U, // VLD3LNdWB_register_Asm_8 1095 4817978U, // VLD3LNq16 1096 0U, // VLD3LNq16Pseudo 1097 0U, // VLD3LNq16Pseudo_UPD 1098 4822074U, // VLD3LNq16_UPD 1099 4949050U, // VLD3LNq32 1100 0U, // VLD3LNq32Pseudo 1101 0U, // VLD3LNq32Pseudo_UPD 1102 4953146U, // VLD3LNq32_UPD 1103 4355130U, // VLD3LNqAsm_16 1104 4486202U, // VLD3LNqAsm_32 1105 4355130U, // VLD3LNqWB_fixed_Asm_16 1106 4486202U, // VLD3LNqWB_fixed_Asm_32 1107 4391994U, // VLD3LNqWB_register_Asm_16 1108 4523066U, // VLD3LNqWB_register_Asm_32 1109 4785210U, // VLD3d16 1110 0U, // VLD3d16Pseudo 1111 0U, // VLD3d16Pseudo_UPD 1112 4813882U, // VLD3d16_UPD 1113 4916282U, // VLD3d32 1114 0U, // VLD3d32Pseudo 1115 0U, // VLD3d32Pseudo_UPD 1116 4944954U, // VLD3d32_UPD 1117 5047354U, // VLD3d8 1118 0U, // VLD3d8Pseudo 1119 0U, // VLD3d8Pseudo_UPD 1120 5076026U, // VLD3d8_UPD 1121 2520933434U, // VLD3dAsm_16 1122 2521064506U, // VLD3dAsm_32 1123 2519491642U, // VLD3dAsm_8 1124 2520933434U, // VLD3dWB_fixed_Asm_16 1125 2521064506U, // VLD3dWB_fixed_Asm_32 1126 2519491642U, // VLD3dWB_fixed_Asm_8 1127 2520937530U, // VLD3dWB_register_Asm_16 1128 2521068602U, // VLD3dWB_register_Asm_32 1129 2519495738U, // VLD3dWB_register_Asm_8 1130 4785210U, // VLD3q16 1131 0U, // VLD3q16Pseudo_UPD 1132 4813882U, // VLD3q16_UPD 1133 0U, // VLD3q16oddPseudo 1134 0U, // VLD3q16oddPseudo_UPD 1135 4916282U, // VLD3q32 1136 0U, // VLD3q32Pseudo_UPD 1137 4944954U, // VLD3q32_UPD 1138 0U, // VLD3q32oddPseudo 1139 0U, // VLD3q32oddPseudo_UPD 1140 5047354U, // VLD3q8 1141 0U, // VLD3q8Pseudo_UPD 1142 5076026U, // VLD3q8_UPD 1143 0U, // VLD3q8oddPseudo 1144 0U, // VLD3q8oddPseudo_UPD 1145 1547854906U, // VLD3qAsm_16 1146 1547985978U, // VLD3qAsm_32 1147 1546413114U, // VLD3qAsm_8 1148 2621596730U, // VLD3qWB_fixed_Asm_16 1149 2621727802U, // VLD3qWB_fixed_Asm_32 1150 2620154938U, // VLD3qWB_fixed_Asm_8 1151 474117178U, // VLD3qWB_register_Asm_16 1152 474248250U, // VLD3qWB_register_Asm_32 1153 472675386U, // VLD3qWB_register_Asm_8 1154 1078502481U, // VLD4DUPd16 1155 0U, // VLD4DUPd16Pseudo 1156 0U, // VLD4DUPd16Pseudo_UPD 1157 1078568017U, // VLD4DUPd16_UPD 1158 1078633553U, // VLD4DUPd32 1159 0U, // VLD4DUPd32Pseudo 1160 0U, // VLD4DUPd32Pseudo_UPD 1161 1078699089U, // VLD4DUPd32_UPD 1162 1078764625U, // VLD4DUPd8 1163 0U, // VLD4DUPd8Pseudo 1164 0U, // VLD4DUPd8Pseudo_UPD 1165 1078830161U, // VLD4DUPd8_UPD 1166 1564632145U, // VLD4DUPdAsm_16 1167 1564763217U, // VLD4DUPdAsm_32 1168 1563190353U, // VLD4DUPdAsm_8 1169 2638373969U, // VLD4DUPdWB_fixed_Asm_16 1170 2638505041U, // VLD4DUPdWB_fixed_Asm_32 1171 2636932177U, // VLD4DUPdWB_fixed_Asm_8 1172 490894417U, // VLD4DUPdWB_register_Asm_16 1173 491025489U, // VLD4DUPdWB_register_Asm_32 1174 489452625U, // VLD4DUPdWB_register_Asm_8 1175 1078502481U, // VLD4DUPq16 1176 1078568017U, // VLD4DUPq16_UPD 1177 1078633553U, // VLD4DUPq32 1178 1078699089U, // VLD4DUPq32_UPD 1179 1078764625U, // VLD4DUPq8 1180 1078830161U, // VLD4DUPq8_UPD 1181 1581409361U, // VLD4DUPqAsm_16 1182 1581540433U, // VLD4DUPqAsm_32 1183 1579967569U, // VLD4DUPqAsm_8 1184 2655151185U, // VLD4DUPqWB_fixed_Asm_16 1185 2655282257U, // VLD4DUPqWB_fixed_Asm_32 1186 2653709393U, // VLD4DUPqWB_fixed_Asm_8 1187 507671633U, // VLD4DUPqWB_register_Asm_16 1188 507802705U, // VLD4DUPqWB_register_Asm_32 1189 506229841U, // VLD4DUPqWB_register_Asm_8 1190 4822097U, // VLD4LNd16 1191 0U, // VLD4LNd16Pseudo 1192 0U, // VLD4LNd16Pseudo_UPD 1193 4830289U, // VLD4LNd16_UPD 1194 4953169U, // VLD4LNd32 1195 0U, // VLD4LNd32Pseudo 1196 0U, // VLD4LNd32Pseudo_UPD 1197 4961361U, // VLD4LNd32_UPD 1198 5084241U, // VLD4LNd8 1199 0U, // VLD4LNd8Pseudo 1200 0U, // VLD4LNd8Pseudo_UPD 1201 5092433U, // VLD4LNd8_UPD 1202 4355153U, // VLD4LNdAsm_16 1203 4486225U, // VLD4LNdAsm_32 1204 2913361U, // VLD4LNdAsm_8 1205 4355153U, // VLD4LNdWB_fixed_Asm_16 1206 4486225U, // VLD4LNdWB_fixed_Asm_32 1207 2913361U, // VLD4LNdWB_fixed_Asm_8 1208 4392017U, // VLD4LNdWB_register_Asm_16 1209 4523089U, // VLD4LNdWB_register_Asm_32 1210 2950225U, // VLD4LNdWB_register_Asm_8 1211 4822097U, // VLD4LNq16 1212 0U, // VLD4LNq16Pseudo 1213 0U, // VLD4LNq16Pseudo_UPD 1214 4830289U, // VLD4LNq16_UPD 1215 4953169U, // VLD4LNq32 1216 0U, // VLD4LNq32Pseudo 1217 0U, // VLD4LNq32Pseudo_UPD 1218 4961361U, // VLD4LNq32_UPD 1219 4355153U, // VLD4LNqAsm_16 1220 4486225U, // VLD4LNqAsm_32 1221 4355153U, // VLD4LNqWB_fixed_Asm_16 1222 4486225U, // VLD4LNqWB_fixed_Asm_32 1223 4392017U, // VLD4LNqWB_register_Asm_16 1224 4523089U, // VLD4LNqWB_register_Asm_32 1225 4760657U, // VLD4d16 1226 0U, // VLD4d16Pseudo 1227 0U, // VLD4d16Pseudo_UPD 1228 4826193U, // VLD4d16_UPD 1229 4891729U, // VLD4d32 1230 0U, // VLD4d32Pseudo 1231 0U, // VLD4d32Pseudo_UPD 1232 4957265U, // VLD4d32_UPD 1233 5022801U, // VLD4d8 1234 0U, // VLD4d8Pseudo 1235 0U, // VLD4d8Pseudo_UPD 1236 5088337U, // VLD4d8_UPD 1237 2504156241U, // VLD4dAsm_16 1238 2504287313U, // VLD4dAsm_32 1239 2502714449U, // VLD4dAsm_8 1240 2504156241U, // VLD4dWB_fixed_Asm_16 1241 2504287313U, // VLD4dWB_fixed_Asm_32 1242 2502714449U, // VLD4dWB_fixed_Asm_8 1243 2504160337U, // VLD4dWB_register_Asm_16 1244 2504291409U, // VLD4dWB_register_Asm_32 1245 2502718545U, // VLD4dWB_register_Asm_8 1246 4760657U, // VLD4q16 1247 0U, // VLD4q16Pseudo_UPD 1248 4826193U, // VLD4q16_UPD 1249 0U, // VLD4q16oddPseudo 1250 0U, // VLD4q16oddPseudo_UPD 1251 4891729U, // VLD4q32 1252 0U, // VLD4q32Pseudo_UPD 1253 4957265U, // VLD4q32_UPD 1254 0U, // VLD4q32oddPseudo 1255 0U, // VLD4q32oddPseudo_UPD 1256 5022801U, // VLD4q8 1257 0U, // VLD4q8Pseudo_UPD 1258 5088337U, // VLD4q8_UPD 1259 0U, // VLD4q8oddPseudo 1260 0U, // VLD4q8oddPseudo_UPD 1261 1598186577U, // VLD4qAsm_16 1262 1598317649U, // VLD4qAsm_32 1263 1596744785U, // VLD4qAsm_8 1264 2671928401U, // VLD4qWB_fixed_Asm_16 1265 2672059473U, // VLD4qWB_fixed_Asm_32 1266 2670486609U, // VLD4qWB_fixed_Asm_8 1267 524448849U, // VLD4qWB_register_Asm_16 1268 524579921U, // VLD4qWB_register_Asm_32 1269 523007057U, // VLD4qWB_register_Asm_8 1270 33572317U, // VLDMDDB_UPD 1271 34161U, // VLDMDIA 1272 33572209U, // VLDMDIA_UPD 1273 0U, // VLDMQIA 1274 33572317U, // VLDMSDB_UPD 1275 34161U, // VLDMSIA 1276 33572209U, // VLDMSIA_UPD 1277 27014U, // VLDRD 1278 27014U, // VLDRS 1279 33706566U, // VMAXNMD 1280 33706258U, // VMAXNMND 1281 33706258U, // VMAXNMNQ 1282 33706258U, // VMAXNMS 1283 2249091892U, // VMAXfd 1284 2249091892U, // VMAXfq 1285 35416884U, // VMAXsv16i8 1286 35154740U, // VMAXsv2i32 1287 35285812U, // VMAXsv4i16 1288 35154740U, // VMAXsv4i32 1289 35285812U, // VMAXsv8i16 1290 35416884U, // VMAXsv8i8 1291 35810100U, // VMAXuv16i8 1292 35547956U, // VMAXuv2i32 1293 35679028U, // VMAXuv4i16 1294 35547956U, // VMAXuv4i32 1295 35679028U, // VMAXuv8i16 1296 35810100U, // VMAXuv8i8 1297 33706554U, // VMINNMD 1298 33706246U, // VMINNMND 1299 33706246U, // VMINNMNQ 1300 33706246U, // VMINNMS 1301 2249091310U, // VMINfd 1302 2249091310U, // VMINfq 1303 35416302U, // VMINsv16i8 1304 35154158U, // VMINsv2i32 1305 35285230U, // VMINsv4i16 1306 35154158U, // VMINsv4i32 1307 35285230U, // VMINsv8i16 1308 35416302U, // VMINsv8i8 1309 35809518U, // VMINuv16i8 1310 35547374U, // VMINuv2i32 1311 35678446U, // VMINuv4i16 1312 35547374U, // VMINuv4i32 1313 35678446U, // VMINuv8i16 1314 35809518U, // VMINuv8i8 1315 101479825U, // VMLAD 1316 18417706U, // VMLALslsv2i32 1317 18548778U, // VMLALslsv4i16 1318 18810922U, // VMLALsluv2i32 1319 18941994U, // VMLALsluv4i16 1320 18380842U, // VMLALsv2i64 1321 18511914U, // VMLALsv4i32 1322 18642986U, // VMLALsv8i16 1323 18774058U, // VMLALuv2i64 1324 18905130U, // VMLALuv4i32 1325 19036202U, // VMLALuv8i16 1326 101610897U, // VMLAS 1327 101610897U, // VMLAfd 1328 101610897U, // VMLAfq 1329 101647761U, // VMLAslfd 1330 101647761U, // VMLAslfq 1331 19334545U, // VMLAslv2i32 1332 19465617U, // VMLAslv4i16 1333 19334545U, // VMLAslv4i32 1334 19465617U, // VMLAslv8i16 1335 19559825U, // VMLAv16i8 1336 19297681U, // VMLAv2i32 1337 19428753U, // VMLAv4i16 1338 19297681U, // VMLAv4i32 1339 19428753U, // VMLAv8i16 1340 19559825U, // VMLAv8i8 1341 101480947U, // VMLSD 1342 18417825U, // VMLSLslsv2i32 1343 18548897U, // VMLSLslsv4i16 1344 18811041U, // VMLSLsluv2i32 1345 18942113U, // VMLSLsluv4i16 1346 18380961U, // VMLSLsv2i64 1347 18512033U, // VMLSLsv4i32 1348 18643105U, // VMLSLsv8i16 1349 18774177U, // VMLSLuv2i64 1350 18905249U, // VMLSLuv4i32 1351 19036321U, // VMLSLuv8i16 1352 101612019U, // VMLSS 1353 101612019U, // VMLSfd 1354 101612019U, // VMLSfq 1355 101648883U, // VMLSslfd 1356 101648883U, // VMLSslfq 1357 19335667U, // VMLSslv2i32 1358 19466739U, // VMLSslv4i16 1359 19335667U, // VMLSslv4i32 1360 19466739U, // VMLSslv8i16 1361 19560947U, // VMLSv16i8 1362 19298803U, // VMLSv2i32 1363 19429875U, // VMLSv4i16 1364 19298803U, // VMLSv4i32 1365 19429875U, // VMLSv8i16 1366 19560947U, // VMLSv8i8 1367 2248952579U, // VMOVD 1368 0U, // VMOVD0 1369 27395U, // VMOVDRR 1370 0U, // VMOVDcc 1371 1108887740U, // VMOVLsv2i64 1372 1109018812U, // VMOVLsv4i32 1373 1109149884U, // VMOVLsv8i16 1374 1109280956U, // VMOVLuv2i64 1375 1109412028U, // VMOVLuv4i32 1376 1109543100U, // VMOVLuv8i16 1377 1109674306U, // VMOVNv2i32 1378 1109805378U, // VMOVNv4i16 1379 1109936450U, // VMOVNv8i8 1380 0U, // VMOVQ0 1381 27395U, // VMOVRRD 1382 31491U, // VMOVRRS 1383 19203U, // VMOVRS 1384 2249083651U, // VMOVS 1385 19203U, // VMOVSR 1386 31491U, // VMOVSRR 1387 0U, // VMOVScc 1388 254429955U, // VMOVv16i8 1389 254036739U, // VMOVv1i64 1390 3322825475U, // VMOVv2f32 1391 254167811U, // VMOVv2i32 1392 254036739U, // VMOVv2i64 1393 3322825475U, // VMOVv4f32 1394 254298883U, // VMOVv4i16 1395 254167811U, // VMOVv4i32 1396 254298883U, // VMOVv8i16 1397 254429955U, // VMOVv8i8 1398 3221260810U, // VMRS 1399 35338U, // VMRS_FPEXC 1400 1073777162U, // VMRS_FPINST 1401 2147518986U, // VMRS_FPINST2 1402 3221260810U, // VMRS_FPSID 1403 35338U, // VMRS_MVFR0 1404 1073777162U, // VMRS_MVFR1 1405 2147518986U, // VMRS_MVFR2 1406 5147067U, // VMSR 1407 5278139U, // VMSR_FPEXC 1408 5409211U, // VMSR_FPINST 1409 5540283U, // VMSR_FPINST2 1410 5671355U, // VMSR_FPSID 1411 2248960183U, // VMULD 1412 33706650U, // VMULLp64 1413 5793934U, // VMULLp8 1414 35158158U, // VMULLslsv2i32 1415 35289230U, // VMULLslsv4i16 1416 35551374U, // VMULLsluv2i32 1417 35682446U, // VMULLsluv4i16 1418 35154062U, // VMULLsv2i64 1419 35285134U, // VMULLsv4i32 1420 35416206U, // VMULLsv8i16 1421 35547278U, // VMULLuv2i64 1422 35678350U, // VMULLuv4i32 1423 35809422U, // VMULLuv8i16 1424 2249091255U, // VMULS 1425 2249091255U, // VMULfd 1426 2249091255U, // VMULfq 1427 5793975U, // VMULpd 1428 5793975U, // VMULpq 1429 2249095351U, // VMULslfd 1430 2249095351U, // VMULslfq 1431 36075703U, // VMULslv2i32 1432 36206775U, // VMULslv4i16 1433 36075703U, // VMULslv4i32 1434 36206775U, // VMULslv8i16 1435 36333751U, // VMULv16i8 1436 36071607U, // VMULv2i32 1437 36202679U, // VMULv4i16 1438 36071607U, // VMULv4i32 1439 36202679U, // VMULv8i16 1440 36333751U, // VMULv8i8 1441 18742U, // VMVNd 1442 18742U, // VMVNq 1443 254167350U, // VMVNv2i32 1444 254298422U, // VMVNv4i16 1445 254167350U, // VMVNv4i32 1446 254298422U, // VMVNv8i16 1447 2248951664U, // VNEGD 1448 2249082736U, // VNEGS 1449 2249082736U, // VNEGf32q 1450 2249082736U, // VNEGfd 1451 1109018480U, // VNEGs16d 1452 1109018480U, // VNEGs16q 1453 1108887408U, // VNEGs32d 1454 1108887408U, // VNEGs32q 1455 1109149552U, // VNEGs8d 1456 1109149552U, // VNEGs8q 1457 101479819U, // VNMLAD 1458 101610891U, // VNMLAS 1459 101480941U, // VNMLSD 1460 101612013U, // VNMLSS 1461 2248960177U, // VNMULD 1462 2249091249U, // VNMULS 1463 26899U, // VORNd 1464 26899U, // VORNq 1465 27051U, // VORRd 1466 254175659U, // VORRiv2i32 1467 254306731U, // VORRiv4i16 1468 254175659U, // VORRiv4i32 1469 254306731U, // VORRiv8i16 1470 27051U, // VORRq 1471 1092380687U, // VPADALsv16i8 1472 1092118543U, // VPADALsv2i32 1473 1092249615U, // VPADALsv4i16 1474 1092118543U, // VPADALsv4i32 1475 1092249615U, // VPADALsv8i16 1476 1092380687U, // VPADALsv8i8 1477 1092773903U, // VPADALuv16i8 1478 1092511759U, // VPADALuv2i32 1479 1092642831U, // VPADALuv4i16 1480 1092511759U, // VPADALuv4i32 1481 1092642831U, // VPADALuv8i16 1482 1092773903U, // VPADALuv8i8 1483 1109149771U, // VPADDLsv16i8 1484 1108887627U, // VPADDLsv2i32 1485 1109018699U, // VPADDLsv4i16 1486 1108887627U, // VPADDLsv4i32 1487 1109018699U, // VPADDLsv8i16 1488 1109149771U, // VPADDLsv8i8 1489 1109542987U, // VPADDLuv16i8 1490 1109280843U, // VPADDLuv2i32 1491 1109411915U, // VPADDLuv4i16 1492 1109280843U, // VPADDLuv4i32 1493 1109411915U, // VPADDLuv8i16 1494 1109542987U, // VPADDLuv8i8 1495 2249090786U, // VPADDf 1496 36202210U, // VPADDi16 1497 36071138U, // VPADDi32 1498 36333282U, // VPADDi8 1499 2249091886U, // VPMAXf 1500 35285806U, // VPMAXs16 1501 35154734U, // VPMAXs32 1502 35416878U, // VPMAXs8 1503 35679022U, // VPMAXu16 1504 35547950U, // VPMAXu32 1505 35810094U, // VPMAXu8 1506 2249091304U, // VPMINf 1507 35285224U, // VPMINs16 1508 35154152U, // VPMINs32 1509 35416296U, // VPMINs8 1510 35678440U, // VPMINu16 1511 35547368U, // VPMINu32 1512 35809512U, // VPMINu8 1513 1109150162U, // VQABSv16i8 1514 1108888018U, // VQABSv2i32 1515 1109019090U, // VQABSv4i16 1516 1108888018U, // VQABSv4i32 1517 1109019090U, // VQABSv8i16 1518 1109150162U, // VQABSv8i8 1519 35415784U, // VQADDsv16i8 1520 39479016U, // VQADDsv1i64 1521 35153640U, // VQADDsv2i32 1522 39479016U, // VQADDsv2i64 1523 35284712U, // VQADDsv4i16 1524 35153640U, // VQADDsv4i32 1525 35284712U, // VQADDsv8i16 1526 35415784U, // VQADDsv8i8 1527 35809000U, // VQADDuv16i8 1528 39610088U, // VQADDuv1i64 1529 35546856U, // VQADDuv2i32 1530 39610088U, // VQADDuv2i64 1531 35677928U, // VQADDuv4i16 1532 35546856U, // VQADDuv4i32 1533 35677928U, // VQADDuv8i16 1534 35809000U, // VQADDuv8i8 1535 18417686U, // VQDMLALslv2i32 1536 18548758U, // VQDMLALslv4i16 1537 18380822U, // VQDMLALv2i64 1538 18511894U, // VQDMLALv4i32 1539 18417817U, // VQDMLSLslv2i32 1540 18548889U, // VQDMLSLslv4i16 1541 18380953U, // VQDMLSLv2i64 1542 18512025U, // VQDMLSLv4i32 1543 35157903U, // VQDMULHslv2i32 1544 35288975U, // VQDMULHslv4i16 1545 35157903U, // VQDMULHslv4i32 1546 35288975U, // VQDMULHslv8i16 1547 35153807U, // VQDMULHv2i32 1548 35284879U, // VQDMULHv4i16 1549 35153807U, // VQDMULHv4i32 1550 35284879U, // VQDMULHv8i16 1551 35158138U, // VQDMULLslv2i32 1552 35289210U, // VQDMULLslv4i16 1553 35154042U, // VQDMULLv2i64 1554 35285114U, // VQDMULLv4i32 1555 1113213230U, // VQMOVNsuv2i32 1556 1108887854U, // VQMOVNsuv4i16 1557 1109018926U, // VQMOVNsuv8i8 1558 1113213243U, // VQMOVNsv2i32 1559 1108887867U, // VQMOVNsv4i16 1560 1109018939U, // VQMOVNsv8i8 1561 1113344315U, // VQMOVNuv2i32 1562 1109281083U, // VQMOVNuv4i16 1563 1109412155U, // VQMOVNuv8i8 1564 1109149546U, // VQNEGv16i8 1565 1108887402U, // VQNEGv2i32 1566 1109018474U, // VQNEGv4i16 1567 1108887402U, // VQNEGv4i32 1568 1109018474U, // VQNEGv8i16 1569 1109149546U, // VQNEGv8i8 1570 35157911U, // VQRDMULHslv2i32 1571 35288983U, // VQRDMULHslv4i16 1572 35157911U, // VQRDMULHslv4i32 1573 35288983U, // VQRDMULHslv8i16 1574 35153815U, // VQRDMULHv2i32 1575 35284887U, // VQRDMULHv4i16 1576 35153815U, // VQRDMULHv4i32 1577 35284887U, // VQRDMULHv8i16 1578 35416162U, // VQRSHLsv16i8 1579 39479394U, // VQRSHLsv1i64 1580 35154018U, // VQRSHLsv2i32 1581 39479394U, // VQRSHLsv2i64 1582 35285090U, // VQRSHLsv4i16 1583 35154018U, // VQRSHLsv4i32 1584 35285090U, // VQRSHLsv8i16 1585 35416162U, // VQRSHLsv8i8 1586 35809378U, // VQRSHLuv16i8 1587 39610466U, // VQRSHLuv1i64 1588 35547234U, // VQRSHLuv2i32 1589 39610466U, // VQRSHLuv2i64 1590 35678306U, // VQRSHLuv4i16 1591 35547234U, // VQRSHLuv4i32 1592 35678306U, // VQRSHLuv8i16 1593 35809378U, // VQRSHLuv8i8 1594 39479550U, // VQRSHRNsv2i32 1595 35154174U, // VQRSHRNsv4i16 1596 35285246U, // VQRSHRNsv8i8 1597 39610622U, // VQRSHRNuv2i32 1598 35547390U, // VQRSHRNuv4i16 1599 35678462U, // VQRSHRNuv8i8 1600 39479589U, // VQRSHRUNv2i32 1601 35154213U, // VQRSHRUNv4i16 1602 35285285U, // VQRSHRUNv8i8 1603 35416156U, // VQSHLsiv16i8 1604 39479388U, // VQSHLsiv1i64 1605 35154012U, // VQSHLsiv2i32 1606 39479388U, // VQSHLsiv2i64 1607 35285084U, // VQSHLsiv4i16 1608 35154012U, // VQSHLsiv4i32 1609 35285084U, // VQSHLsiv8i16 1610 35416156U, // VQSHLsiv8i8 1611 35416809U, // VQSHLsuv16i8 1612 39480041U, // VQSHLsuv1i64 1613 35154665U, // VQSHLsuv2i32 1614 39480041U, // VQSHLsuv2i64 1615 35285737U, // VQSHLsuv4i16 1616 35154665U, // VQSHLsuv4i32 1617 35285737U, // VQSHLsuv8i16 1618 35416809U, // VQSHLsuv8i8 1619 35416156U, // VQSHLsv16i8 1620 39479388U, // VQSHLsv1i64 1621 35154012U, // VQSHLsv2i32 1622 39479388U, // VQSHLsv2i64 1623 35285084U, // VQSHLsv4i16 1624 35154012U, // VQSHLsv4i32 1625 35285084U, // VQSHLsv8i16 1626 35416156U, // VQSHLsv8i8 1627 35809372U, // VQSHLuiv16i8 1628 39610460U, // VQSHLuiv1i64 1629 35547228U, // VQSHLuiv2i32 1630 39610460U, // VQSHLuiv2i64 1631 35678300U, // VQSHLuiv4i16 1632 35547228U, // VQSHLuiv4i32 1633 35678300U, // VQSHLuiv8i16 1634 35809372U, // VQSHLuiv8i8 1635 35809372U, // VQSHLuv16i8 1636 39610460U, // VQSHLuv1i64 1637 35547228U, // VQSHLuv2i32 1638 39610460U, // VQSHLuv2i64 1639 35678300U, // VQSHLuv4i16 1640 35547228U, // VQSHLuv4i32 1641 35678300U, // VQSHLuv8i16 1642 35809372U, // VQSHLuv8i8 1643 39479543U, // VQSHRNsv2i32 1644 35154167U, // VQSHRNsv4i16 1645 35285239U, // VQSHRNsv8i8 1646 39610615U, // VQSHRNuv2i32 1647 35547383U, // VQSHRNuv4i16 1648 35678455U, // VQSHRNuv8i8 1649 39479581U, // VQSHRUNv2i32 1650 35154205U, // VQSHRUNv4i16 1651 35285277U, // VQSHRUNv8i8 1652 35415643U, // VQSUBsv16i8 1653 39478875U, // VQSUBsv1i64 1654 35153499U, // VQSUBsv2i32 1655 39478875U, // VQSUBsv2i64 1656 35284571U, // VQSUBsv4i16 1657 35153499U, // VQSUBsv4i32 1658 35284571U, // VQSUBsv8i16 1659 35415643U, // VQSUBsv8i8 1660 35808859U, // VQSUBuv16i8 1661 39609947U, // VQSUBuv1i64 1662 35546715U, // VQSUBuv2i32 1663 39609947U, // VQSUBuv2i64 1664 35677787U, // VQSUBuv4i16 1665 35546715U, // VQSUBuv4i32 1666 35677787U, // VQSUBuv8i16 1667 35808859U, // VQSUBuv8i8 1668 35940569U, // VRADDHNv2i32 1669 36071641U, // VRADDHNv4i16 1670 36202713U, // VRADDHNv8i8 1671 1109280588U, // VRECPEd 1672 2249082700U, // VRECPEfd 1673 2249082700U, // VRECPEfq 1674 1109280588U, // VRECPEq 1675 2249091587U, // VRECPSfd 1676 2249091587U, // VRECPSfq 1677 2901203U, // VREV16d8 1678 2901203U, // VREV16q8 1679 4342782U, // VREV32d16 1680 2900990U, // VREV32d8 1681 4342782U, // VREV32q16 1682 2900990U, // VREV32q8 1683 4342858U, // VREV64d16 1684 4473930U, // VREV64d32 1685 2901066U, // VREV64d8 1686 4342858U, // VREV64q16 1687 4473930U, // VREV64q32 1688 2901066U, // VREV64q8 1689 35415765U, // VRHADDsv16i8 1690 35153621U, // VRHADDsv2i32 1691 35284693U, // VRHADDsv4i16 1692 35153621U, // VRHADDsv4i32 1693 35284693U, // VRHADDsv8i16 1694 35415765U, // VRHADDsv8i8 1695 35808981U, // VRHADDuv16i8 1696 35546837U, // VRHADDuv2i32 1697 35677909U, // VRHADDuv4i16 1698 35546837U, // VRHADDuv4i32 1699 35677909U, // VRHADDuv8i16 1700 35808981U, // VRHADDuv8i8 1701 1107448354U, // VRINTAD 1702 1107448046U, // VRINTAND 1703 1107448046U, // VRINTANQ 1704 1107448046U, // VRINTAS 1705 1107448402U, // VRINTMD 1706 1107448094U, // VRINTMND 1707 1107448094U, // VRINTMNQ 1708 1107448094U, // VRINTMS 1709 1107448414U, // VRINTND 1710 1107448106U, // VRINTNND 1711 1107448106U, // VRINTNNQ 1712 1107448106U, // VRINTNS 1713 1107448426U, // VRINTPD 1714 1107448118U, // VRINTPND 1715 1107448118U, // VRINTPNQ 1716 1107448118U, // VRINTPS 1717 2248952256U, // VRINTRD 1718 2249083328U, // VRINTRS 1719 2248952802U, // VRINTXD 1720 1107448166U, // VRINTXND 1721 1107448166U, // VRINTXNQ 1722 2249083874U, // VRINTXS 1723 2248952814U, // VRINTZD 1724 1107448178U, // VRINTZND 1725 1107448178U, // VRINTZNQ 1726 2249083886U, // VRINTZS 1727 35416169U, // VRSHLsv16i8 1728 39479401U, // VRSHLsv1i64 1729 35154025U, // VRSHLsv2i32 1730 39479401U, // VRSHLsv2i64 1731 35285097U, // VRSHLsv4i16 1732 35154025U, // VRSHLsv4i32 1733 35285097U, // VRSHLsv8i16 1734 35416169U, // VRSHLsv8i8 1735 35809385U, // VRSHLuv16i8 1736 39610473U, // VRSHLuv1i64 1737 35547241U, // VRSHLuv2i32 1738 39610473U, // VRSHLuv2i64 1739 35678313U, // VRSHLuv4i16 1740 35547241U, // VRSHLuv4i32 1741 35678313U, // VRSHLuv8i16 1742 35809385U, // VRSHLuv8i8 1743 35940614U, // VRSHRNv2i32 1744 36071686U, // VRSHRNv4i16 1745 36202758U, // VRSHRNv8i8 1746 35416459U, // VRSHRsv16i8 1747 39479691U, // VRSHRsv1i64 1748 35154315U, // VRSHRsv2i32 1749 39479691U, // VRSHRsv2i64 1750 35285387U, // VRSHRsv4i16 1751 35154315U, // VRSHRsv4i32 1752 35285387U, // VRSHRsv8i16 1753 35416459U, // VRSHRsv8i8 1754 35809675U, // VRSHRuv16i8 1755 39610763U, // VRSHRuv1i64 1756 35547531U, // VRSHRuv2i32 1757 39610763U, // VRSHRuv2i64 1758 35678603U, // VRSHRuv4i16 1759 35547531U, // VRSHRuv4i32 1760 35678603U, // VRSHRuv8i16 1761 35809675U, // VRSHRuv8i8 1762 1109280601U, // VRSQRTEd 1763 2249082713U, // VRSQRTEfd 1764 2249082713U, // VRSQRTEfq 1765 1109280601U, // VRSQRTEq 1766 2249091609U, // VRSQRTSfd 1767 2249091609U, // VRSQRTSfq 1768 18642337U, // VRSRAsv16i8 1769 22705569U, // VRSRAsv1i64 1770 18380193U, // VRSRAsv2i32 1771 22705569U, // VRSRAsv2i64 1772 18511265U, // VRSRAsv4i16 1773 18380193U, // VRSRAsv4i32 1774 18511265U, // VRSRAsv8i16 1775 18642337U, // VRSRAsv8i8 1776 19035553U, // VRSRAuv16i8 1777 22836641U, // VRSRAuv1i64 1778 18773409U, // VRSRAuv2i32 1779 22836641U, // VRSRAuv2i64 1780 18904481U, // VRSRAuv4i16 1781 18773409U, // VRSRAuv4i32 1782 18904481U, // VRSRAuv8i16 1783 19035553U, // VRSRAuv8i8 1784 35940554U, // VRSUBHNv2i32 1785 36071626U, // VRSUBHNv4i16 1786 36202698U, // VRSUBHNv8i8 1787 33706614U, // VSELEQD 1788 33706306U, // VSELEQS 1789 33706542U, // VSELGED 1790 33706234U, // VSELGES 1791 33706638U, // VSELGTD 1792 33706330U, // VSELGTS 1793 33706626U, // VSELVSD 1794 33706318U, // VSELVSS 1795 3225582339U, // VSETLNi16 1796 3225713411U, // VSETLNi32 1797 3224140547U, // VSETLNi8 1798 36202612U, // VSHLLi16 1799 36071540U, // VSHLLi32 1800 36333684U, // VSHLLi8 1801 35154036U, // VSHLLsv2i64 1802 35285108U, // VSHLLsv4i32 1803 35416180U, // VSHLLsv8i16 1804 35547252U, // VSHLLuv2i64 1805 35678324U, // VSHLLuv4i32 1806 35809396U, // VSHLLuv8i16 1807 36333679U, // VSHLiv16i8 1808 35940463U, // VSHLiv1i64 1809 36071535U, // VSHLiv2i32 1810 35940463U, // VSHLiv2i64 1811 36202607U, // VSHLiv4i16 1812 36071535U, // VSHLiv4i32 1813 36202607U, // VSHLiv8i16 1814 36333679U, // VSHLiv8i8 1815 35416175U, // VSHLsv16i8 1816 39479407U, // VSHLsv1i64 1817 35154031U, // VSHLsv2i32 1818 39479407U, // VSHLsv2i64 1819 35285103U, // VSHLsv4i16 1820 35154031U, // VSHLsv4i32 1821 35285103U, // VSHLsv8i16 1822 35416175U, // VSHLsv8i8 1823 35809391U, // VSHLuv16i8 1824 39610479U, // VSHLuv1i64 1825 35547247U, // VSHLuv2i32 1826 39610479U, // VSHLuv2i64 1827 35678319U, // VSHLuv4i16 1828 35547247U, // VSHLuv4i32 1829 35678319U, // VSHLuv8i16 1830 35809391U, // VSHLuv8i8 1831 35940621U, // VSHRNv2i32 1832 36071693U, // VSHRNv4i16 1833 36202765U, // VSHRNv8i8 1834 35416465U, // VSHRsv16i8 1835 39479697U, // VSHRsv1i64 1836 35154321U, // VSHRsv2i32 1837 39479697U, // VSHRsv2i64 1838 35285393U, // VSHRsv4i16 1839 35154321U, // VSHRsv4i32 1840 35285393U, // VSHRsv8i16 1841 35416465U, // VSHRsv8i8 1842 35809681U, // VSHRuv16i8 1843 39610769U, // VSHRuv1i64 1844 35547537U, // VSHRuv2i32 1845 39610769U, // VSHRuv2i64 1846 35678609U, // VSHRuv4i16 1847 35547537U, // VSHRuv4i32 1848 35678609U, // VSHRuv8i16 1849 35809681U, // VSHRuv8i8 1850 6187724U, // VSHTOD 1851 6318796U, // VSHTOS 1852 291654348U, // VSITOD 1853 289295052U, // VSITOS 1854 2914281U, // VSLIv16i8 1855 4618217U, // VSLIv1i64 1856 4487145U, // VSLIv2i32 1857 4618217U, // VSLIv2i64 1858 4356073U, // VSLIv4i16 1859 4487145U, // VSLIv4i32 1860 4356073U, // VSLIv8i16 1861 2914281U, // VSLIv8i8 1862 107113164U, // VSLTOD 1863 104753868U, // VSLTOS 1864 2248952480U, // VSQRTD 1865 2249083552U, // VSQRTS 1866 18642343U, // VSRAsv16i8 1867 22705575U, // VSRAsv1i64 1868 18380199U, // VSRAsv2i32 1869 22705575U, // VSRAsv2i64 1870 18511271U, // VSRAsv4i16 1871 18380199U, // VSRAsv4i32 1872 18511271U, // VSRAsv8i16 1873 18642343U, // VSRAsv8i8 1874 19035559U, // VSRAuv16i8 1875 22836647U, // VSRAuv1i64 1876 18773415U, // VSRAuv2i32 1877 22836647U, // VSRAuv2i64 1878 18904487U, // VSRAuv4i16 1879 18773415U, // VSRAuv4i32 1880 18904487U, // VSRAuv8i16 1881 19035559U, // VSRAuv8i8 1882 2914286U, // VSRIv16i8 1883 4618222U, // VSRIv1i64 1884 4487150U, // VSRIv2i32 1885 4618222U, // VSRIv2i64 1886 4356078U, // VSRIv4i16 1887 4487150U, // VSRIv4i32 1888 4356078U, // VSRIv8i16 1889 2914286U, // VSRIv8i8 1890 21525497U, // VST1LNd16 1891 541631481U, // VST1LNd16_UPD 1892 21656569U, // VST1LNd32 1893 541762553U, // VST1LNd32_UPD 1894 21787641U, // VST1LNd8 1895 541893625U, // VST1LNd8_UPD 1896 4355065U, // VST1LNdAsm_16 1897 4486137U, // VST1LNdAsm_32 1898 2913273U, // VST1LNdAsm_8 1899 4355065U, // VST1LNdWB_fixed_Asm_16 1900 4486137U, // VST1LNdWB_fixed_Asm_32 1901 2913273U, // VST1LNdWB_fixed_Asm_8 1902 4391929U, // VST1LNdWB_register_Asm_16 1903 4523001U, // VST1LNdWB_register_Asm_32 1904 2950137U, // VST1LNdWB_register_Asm_8 1905 0U, // VST1LNq16Pseudo 1906 0U, // VST1LNq16Pseudo_UPD 1907 0U, // VST1LNq32Pseudo 1908 0U, // VST1LNq32Pseudo_UPD 1909 0U, // VST1LNq8Pseudo 1910 0U, // VST1LNq8Pseudo_UPD 1911 557999097U, // VST1d16 1912 574776313U, // VST1d16Q 1913 591557625U, // VST1d16Qwb_fixed 1914 608371705U, // VST1d16Qwb_register 1915 625107961U, // VST1d16T 1916 641889273U, // VST1d16Twb_fixed 1917 658703353U, // VST1d16Twb_register 1918 675443705U, // VST1d16wb_fixed 1919 692257785U, // VST1d16wb_register 1920 558130169U, // VST1d32 1921 574907385U, // VST1d32Q 1922 591688697U, // VST1d32Qwb_fixed 1923 608502777U, // VST1d32Qwb_register 1924 625239033U, // VST1d32T 1925 642020345U, // VST1d32Twb_fixed 1926 658834425U, // VST1d32Twb_register 1927 675574777U, // VST1d32wb_fixed 1928 692388857U, // VST1d32wb_register 1929 558261241U, // VST1d64 1930 575038457U, // VST1d64Q 1931 0U, // VST1d64QPseudo 1932 0U, // VST1d64QPseudoWB_fixed 1933 0U, // VST1d64QPseudoWB_register 1934 591819769U, // VST1d64Qwb_fixed 1935 608633849U, // VST1d64Qwb_register 1936 625370105U, // VST1d64T 1937 0U, // VST1d64TPseudo 1938 0U, // VST1d64TPseudoWB_fixed 1939 0U, // VST1d64TPseudoWB_register 1940 642151417U, // VST1d64Twb_fixed 1941 658965497U, // VST1d64Twb_register 1942 675705849U, // VST1d64wb_fixed 1943 692519929U, // VST1d64wb_register 1944 556557305U, // VST1d8 1945 573334521U, // VST1d8Q 1946 590115833U, // VST1d8Qwb_fixed 1947 606929913U, // VST1d8Qwb_register 1948 623666169U, // VST1d8T 1949 640447481U, // VST1d8Twb_fixed 1950 657261561U, // VST1d8Twb_register 1951 674001913U, // VST1d8wb_fixed 1952 690815993U, // VST1d8wb_register 1953 708994041U, // VST1q16 1954 725775353U, // VST1q16wb_fixed 1955 742589433U, // VST1q16wb_register 1956 709125113U, // VST1q32 1957 725906425U, // VST1q32wb_fixed 1958 742720505U, // VST1q32wb_register 1959 709256185U, // VST1q64 1960 726037497U, // VST1q64wb_fixed 1961 742851577U, // VST1q64wb_register 1962 707552249U, // VST1q8 1963 724333561U, // VST1q8wb_fixed 1964 741147641U, // VST1q8wb_register 1965 21562421U, // VST2LNd16 1966 0U, // VST2LNd16Pseudo 1967 0U, // VST2LNd16Pseudo_UPD 1968 541684789U, // VST2LNd16_UPD 1969 21693493U, // VST2LNd32 1970 0U, // VST2LNd32Pseudo 1971 0U, // VST2LNd32Pseudo_UPD 1972 541815861U, // VST2LNd32_UPD 1973 21824565U, // VST2LNd8 1974 0U, // VST2LNd8Pseudo 1975 0U, // VST2LNd8Pseudo_UPD 1976 541946933U, // VST2LNd8_UPD 1977 4355125U, // VST2LNdAsm_16 1978 4486197U, // VST2LNdAsm_32 1979 2913333U, // VST2LNdAsm_8 1980 4355125U, // VST2LNdWB_fixed_Asm_16 1981 4486197U, // VST2LNdWB_fixed_Asm_32 1982 2913333U, // VST2LNdWB_fixed_Asm_8 1983 4391989U, // VST2LNdWB_register_Asm_16 1984 4523061U, // VST2LNdWB_register_Asm_32 1985 2950197U, // VST2LNdWB_register_Asm_8 1986 21562421U, // VST2LNq16 1987 0U, // VST2LNq16Pseudo 1988 0U, // VST2LNq16Pseudo_UPD 1989 541684789U, // VST2LNq16_UPD 1990 21693493U, // VST2LNq32 1991 0U, // VST2LNq32Pseudo 1992 0U, // VST2LNq32Pseudo_UPD 1993 541815861U, // VST2LNq32_UPD 1994 4355125U, // VST2LNqAsm_16 1995 4486197U, // VST2LNqAsm_32 1996 4355125U, // VST2LNqWB_fixed_Asm_16 1997 4486197U, // VST2LNqWB_fixed_Asm_32 1998 4391989U, // VST2LNqWB_register_Asm_16 1999 4523061U, // VST2LNqWB_register_Asm_32 2000 759325749U, // VST2b16 2001 776107061U, // VST2b16wb_fixed 2002 792921141U, // VST2b16wb_register 2003 759456821U, // VST2b32 2004 776238133U, // VST2b32wb_fixed 2005 793052213U, // VST2b32wb_register 2006 757883957U, // VST2b8 2007 774665269U, // VST2b8wb_fixed 2008 791479349U, // VST2b8wb_register 2009 708994101U, // VST2d16 2010 725775413U, // VST2d16wb_fixed 2011 742589493U, // VST2d16wb_register 2012 709125173U, // VST2d32 2013 725906485U, // VST2d32wb_fixed 2014 742720565U, // VST2d32wb_register 2015 707552309U, // VST2d8 2016 724333621U, // VST2d8wb_fixed 2017 741147701U, // VST2d8wb_register 2018 574776373U, // VST2q16 2019 0U, // VST2q16Pseudo 2020 0U, // VST2q16PseudoWB_fixed 2021 0U, // VST2q16PseudoWB_register 2022 591557685U, // VST2q16wb_fixed 2023 608371765U, // VST2q16wb_register 2024 574907445U, // VST2q32 2025 0U, // VST2q32Pseudo 2026 0U, // VST2q32PseudoWB_fixed 2027 0U, // VST2q32PseudoWB_register 2028 591688757U, // VST2q32wb_fixed 2029 608502837U, // VST2q32wb_register 2030 573334581U, // VST2q8 2031 0U, // VST2q8Pseudo 2032 0U, // VST2q8PseudoWB_fixed 2033 0U, // VST2q8PseudoWB_register 2034 590115893U, // VST2q8wb_fixed 2035 606929973U, // VST2q8wb_register 2036 21537861U, // VST3LNd16 2037 0U, // VST3LNd16Pseudo 2038 0U, // VST3LNd16Pseudo_UPD 2039 541697093U, // VST3LNd16_UPD 2040 21668933U, // VST3LNd32 2041 0U, // VST3LNd32Pseudo 2042 0U, // VST3LNd32Pseudo_UPD 2043 541828165U, // VST3LNd32_UPD 2044 21800005U, // VST3LNd8 2045 0U, // VST3LNd8Pseudo 2046 0U, // VST3LNd8Pseudo_UPD 2047 541959237U, // VST3LNd8_UPD 2048 4355141U, // VST3LNdAsm_16 2049 4486213U, // VST3LNdAsm_32 2050 2913349U, // VST3LNdAsm_8 2051 4355141U, // VST3LNdWB_fixed_Asm_16 2052 4486213U, // VST3LNdWB_fixed_Asm_32 2053 2913349U, // VST3LNdWB_fixed_Asm_8 2054 4392005U, // VST3LNdWB_register_Asm_16 2055 4523077U, // VST3LNdWB_register_Asm_32 2056 2950213U, // VST3LNdWB_register_Asm_8 2057 21537861U, // VST3LNq16 2058 0U, // VST3LNq16Pseudo 2059 0U, // VST3LNq16Pseudo_UPD 2060 541697093U, // VST3LNq16_UPD 2061 21668933U, // VST3LNq32 2062 0U, // VST3LNq32Pseudo 2063 0U, // VST3LNq32Pseudo_UPD 2064 541828165U, // VST3LNq32_UPD 2065 4355141U, // VST3LNqAsm_16 2066 4486213U, // VST3LNqAsm_32 2067 4355141U, // VST3LNqWB_fixed_Asm_16 2068 4486213U, // VST3LNqWB_fixed_Asm_32 2069 4392005U, // VST3LNqWB_register_Asm_16 2070 4523077U, // VST3LNqWB_register_Asm_32 2071 21562437U, // VST3d16 2072 0U, // VST3d16Pseudo 2073 0U, // VST3d16Pseudo_UPD 2074 541684805U, // VST3d16_UPD 2075 21693509U, // VST3d32 2076 0U, // VST3d32Pseudo 2077 0U, // VST3d32Pseudo_UPD 2078 541815877U, // VST3d32_UPD 2079 21824581U, // VST3d8 2080 0U, // VST3d8Pseudo 2081 0U, // VST3d8Pseudo_UPD 2082 541946949U, // VST3d8_UPD 2083 2520933445U, // VST3dAsm_16 2084 2521064517U, // VST3dAsm_32 2085 2519491653U, // VST3dAsm_8 2086 2520933445U, // VST3dWB_fixed_Asm_16 2087 2521064517U, // VST3dWB_fixed_Asm_32 2088 2519491653U, // VST3dWB_fixed_Asm_8 2089 2520937541U, // VST3dWB_register_Asm_16 2090 2521068613U, // VST3dWB_register_Asm_32 2091 2519495749U, // VST3dWB_register_Asm_8 2092 21562437U, // VST3q16 2093 0U, // VST3q16Pseudo_UPD 2094 541684805U, // VST3q16_UPD 2095 0U, // VST3q16oddPseudo 2096 0U, // VST3q16oddPseudo_UPD 2097 21693509U, // VST3q32 2098 0U, // VST3q32Pseudo_UPD 2099 541815877U, // VST3q32_UPD 2100 0U, // VST3q32oddPseudo 2101 0U, // VST3q32oddPseudo_UPD 2102 21824581U, // VST3q8 2103 0U, // VST3q8Pseudo_UPD 2104 541946949U, // VST3q8_UPD 2105 0U, // VST3q8oddPseudo 2106 0U, // VST3q8oddPseudo_UPD 2107 1547854917U, // VST3qAsm_16 2108 1547985989U, // VST3qAsm_32 2109 1546413125U, // VST3qAsm_8 2110 2621596741U, // VST3qWB_fixed_Asm_16 2111 2621727813U, // VST3qWB_fixed_Asm_32 2112 2620154949U, // VST3qWB_fixed_Asm_8 2113 474117189U, // VST3qWB_register_Asm_16 2114 474248261U, // VST3qWB_register_Asm_32 2115 472675397U, // VST3qWB_register_Asm_8 2116 21591126U, // VST4LNd16 2117 0U, // VST4LNd16Pseudo 2118 0U, // VST4LNd16Pseudo_UPD 2119 541688918U, // VST4LNd16_UPD 2120 21722198U, // VST4LNd32 2121 0U, // VST4LNd32Pseudo 2122 0U, // VST4LNd32Pseudo_UPD 2123 541819990U, // VST4LNd32_UPD 2124 21853270U, // VST4LNd8 2125 0U, // VST4LNd8Pseudo 2126 0U, // VST4LNd8Pseudo_UPD 2127 541951062U, // VST4LNd8_UPD 2128 4355158U, // VST4LNdAsm_16 2129 4486230U, // VST4LNdAsm_32 2130 2913366U, // VST4LNdAsm_8 2131 4355158U, // VST4LNdWB_fixed_Asm_16 2132 4486230U, // VST4LNdWB_fixed_Asm_32 2133 2913366U, // VST4LNdWB_fixed_Asm_8 2134 4392022U, // VST4LNdWB_register_Asm_16 2135 4523094U, // VST4LNdWB_register_Asm_32 2136 2950230U, // VST4LNdWB_register_Asm_8 2137 21591126U, // VST4LNq16 2138 0U, // VST4LNq16Pseudo 2139 0U, // VST4LNq16Pseudo_UPD 2140 541688918U, // VST4LNq16_UPD 2141 21722198U, // VST4LNq32 2142 0U, // VST4LNq32Pseudo 2143 0U, // VST4LNq32Pseudo_UPD 2144 541819990U, // VST4LNq32_UPD 2145 4355158U, // VST4LNqAsm_16 2146 4486230U, // VST4LNqAsm_32 2147 4355158U, // VST4LNqWB_fixed_Asm_16 2148 4486230U, // VST4LNqWB_fixed_Asm_32 2149 4392022U, // VST4LNqWB_register_Asm_16 2150 4523094U, // VST4LNqWB_register_Asm_32 2151 21537878U, // VST4d16 2152 0U, // VST4d16Pseudo 2153 0U, // VST4d16Pseudo_UPD 2154 541697110U, // VST4d16_UPD 2155 21668950U, // VST4d32 2156 0U, // VST4d32Pseudo 2157 0U, // VST4d32Pseudo_UPD 2158 541828182U, // VST4d32_UPD 2159 21800022U, // VST4d8 2160 0U, // VST4d8Pseudo 2161 0U, // VST4d8Pseudo_UPD 2162 541959254U, // VST4d8_UPD 2163 2504156246U, // VST4dAsm_16 2164 2504287318U, // VST4dAsm_32 2165 2502714454U, // VST4dAsm_8 2166 2504156246U, // VST4dWB_fixed_Asm_16 2167 2504287318U, // VST4dWB_fixed_Asm_32 2168 2502714454U, // VST4dWB_fixed_Asm_8 2169 2504160342U, // VST4dWB_register_Asm_16 2170 2504291414U, // VST4dWB_register_Asm_32 2171 2502718550U, // VST4dWB_register_Asm_8 2172 21537878U, // VST4q16 2173 0U, // VST4q16Pseudo_UPD 2174 541697110U, // VST4q16_UPD 2175 0U, // VST4q16oddPseudo 2176 0U, // VST4q16oddPseudo_UPD 2177 21668950U, // VST4q32 2178 0U, // VST4q32Pseudo_UPD 2179 541828182U, // VST4q32_UPD 2180 0U, // VST4q32oddPseudo 2181 0U, // VST4q32oddPseudo_UPD 2182 21800022U, // VST4q8 2183 0U, // VST4q8Pseudo_UPD 2184 541959254U, // VST4q8_UPD 2185 0U, // VST4q8oddPseudo 2186 0U, // VST4q8oddPseudo_UPD 2187 1598186582U, // VST4qAsm_16 2188 1598317654U, // VST4qAsm_32 2189 1596744790U, // VST4qAsm_8 2190 2671928406U, // VST4qWB_fixed_Asm_16 2191 2672059478U, // VST4qWB_fixed_Asm_32 2192 2670486614U, // VST4qWB_fixed_Asm_8 2193 524448854U, // VST4qWB_register_Asm_16 2194 524579926U, // VST4qWB_register_Asm_32 2195 523007062U, // VST4qWB_register_Asm_8 2196 33572324U, // VSTMDDB_UPD 2197 34168U, // VSTMDIA 2198 33572216U, // VSTMDIA_UPD 2199 0U, // VSTMQIA 2200 33572324U, // VSTMSDB_UPD 2201 34168U, // VSTMSIA 2202 33572216U, // VSTMSIA_UPD 2203 27079U, // VSTRD 2204 27079U, // VSTRS 2205 2248959585U, // VSUBD 2206 35940562U, // VSUBHNv2i32 2207 36071634U, // VSUBHNv4i16 2208 36202706U, // VSUBHNv8i8 2209 35153973U, // VSUBLsv2i64 2210 35285045U, // VSUBLsv4i32 2211 35416117U, // VSUBLsv8i16 2212 35547189U, // VSUBLuv2i64 2213 35678261U, // VSUBLuv4i32 2214 35809333U, // VSUBLuv8i16 2215 2249090657U, // VSUBS 2216 35154696U, // VSUBWsv2i64 2217 35285768U, // VSUBWsv4i32 2218 35416840U, // VSUBWsv8i16 2219 35547912U, // VSUBWuv2i64 2220 35678984U, // VSUBWuv4i32 2221 35810056U, // VSUBWuv8i16 2222 2249090657U, // VSUBfd 2223 2249090657U, // VSUBfq 2224 36333153U, // VSUBv16i8 2225 35939937U, // VSUBv1i64 2226 36071009U, // VSUBv2i32 2227 35939937U, // VSUBv2i64 2228 36202081U, // VSUBv4i16 2229 36071009U, // VSUBv4i32 2230 36202081U, // VSUBv8i16 2231 36333153U, // VSUBv8i8 2232 31076U, // VSWPd 2233 31076U, // VSWPq 2234 2910256U, // VTBL1 2235 2910256U, // VTBL2 2236 2910256U, // VTBL3 2237 0U, // VTBL3Pseudo 2238 2910256U, // VTBL4 2239 0U, // VTBL4Pseudo 2240 2915173U, // VTBX1 2241 2915173U, // VTBX2 2242 2915173U, // VTBX3 2243 0U, // VTBX3Pseudo 2244 2915173U, // VTBX4 2245 0U, // VTBX4Pseudo 2246 6580940U, // VTOSHD 2247 6712012U, // VTOSHS 2248 292047308U, // VTOSIRD 2249 289032652U, // VTOSIRS 2250 292047564U, // VTOSIZD 2251 289032908U, // VTOSIZS 2252 107506380U, // VTOSLD 2253 104491724U, // VTOSLS 2254 6974156U, // VTOUHD 2255 7105228U, // VTOUHS 2256 292440524U, // VTOUIRD 2257 289163724U, // VTOUIRS 2258 292440780U, // VTOUIZD 2259 289163980U, // VTOUIZS 2260 107899596U, // VTOULD 2261 104622796U, // VTOULS 2262 4356376U, // VTRNd16 2263 4487448U, // VTRNd32 2264 2914584U, // VTRNd8 2265 4356376U, // VTRNq16 2266 4487448U, // VTRNq32 2267 2914584U, // VTRNq8 2268 2910891U, // VTSTv16i8 2269 4483755U, // VTSTv2i32 2270 4352683U, // VTSTv4i16 2271 4483755U, // VTSTv4i32 2272 4352683U, // VTSTv8i16 2273 2910891U, // VTSTv8i8 2274 7367372U, // VUHTOD 2275 7498444U, // VUHTOS 2276 292833996U, // VUITOD 2277 289426124U, // VUITOS 2278 108292812U, // VULTOD 2279 104884940U, // VULTOS 2280 4356457U, // VUZPd16 2281 2914665U, // VUZPd8 2282 4356457U, // VUZPq16 2283 4487529U, // VUZPq32 2284 2914665U, // VUZPq8 2285 4356433U, // VZIPd16 2286 2914641U, // VZIPd8 2287 4356433U, // VZIPq16 2288 4487505U, // VZIPq32 2289 2914641U, // VZIPq8 2290 0U, // WIN__CHKSTK 2291 34143U, // sysLDMDA 2292 33572191U, // sysLDMDA_UPD 2293 34270U, // sysLDMDB 2294 33572318U, // sysLDMDB_UPD 2295 35010U, // sysLDMIA 2296 33573058U, // sysLDMIA_UPD 2297 34289U, // sysLDMIB 2298 33572337U, // sysLDMIB_UPD 2299 34149U, // sysSTMDA 2300 33572197U, // sysSTMDA_UPD 2301 34277U, // sysSTMDB 2302 33572325U, // sysSTMDB_UPD 2303 35014U, // sysSTMIA 2304 33573062U, // sysSTMIA_UPD 2305 34295U, // sysSTMIB 2306 33572343U, // sysSTMIB_UPD 2307 0U, // t2ABS 2308 5780U, // t2ADCri 2309 7739028U, // t2ADCrr 2310 7743124U, // t2ADCrs 2311 0U, // t2ADDSri 2312 0U, // t2ADDSrr 2313 0U, // t2ADDSrs 2314 7739089U, // t2ADDri 2315 27407U, // t2ADDri12 2316 7739089U, // t2ADDrr 2317 7743185U, // t2ADDrs 2318 7752066U, // t2ADR 2319 5894U, // t2ANDri 2320 7739142U, // t2ANDrr 2321 7743238U, // t2ANDrs 2322 7739824U, // t2ASRri 2323 7739824U, // t2ASRrr 2324 1081509295U, // t2B 2325 26268U, // t2BFC 2326 30689U, // t2BFI 2327 5793U, // t2BICri 2328 7739041U, // t2BICrr 2329 7743137U, // t2BICrs 2330 0U, // t2BR_JT 2331 1073776627U, // t2BXJ 2332 1081509295U, // t2Bcc 2333 2197858637U, // t2CDP 2334 2197857311U, // t2CDP2 2335 433064U, // t2CLREX 2336 19434U, // t2CLZ 2337 7751923U, // t2CMNri 2338 7751923U, // t2CMNzrr 2339 7760115U, // t2CMNzrs 2340 7752023U, // t2CMPri 2341 7752023U, // t2CMPrr 2342 7760215U, // t2CMPrs 2343 414531U, // t2CPS1p 2344 1165412870U, // t2CPS2p 2345 83937798U, // t2CPS3p 2346 33706710U, // t2CRC32B 2347 33706718U, // t2CRC32CB 2348 33706787U, // t2CRC32CH 2349 33706863U, // t2CRC32CW 2350 33706779U, // t2CRC32H 2351 33706855U, // t2CRC32W 2352 1073776486U, // t2DBG 2353 431091U, // t2DCPS1 2354 431151U, // t2DCPS2 2355 431167U, // t2DCPS3 2356 805340674U, // t2DMB 2357 805340693U, // t2DSB 2358 6558U, // t2EORri 2359 7739806U, // t2EORrr 2360 7743902U, // t2EORrs 2361 1081510550U, // t2HINT 2362 414553U, // t2HVC 2363 822117913U, // t2ISB 2364 117504644U, // t2IT 2365 0U, // t2Int_eh_sjlj_setjmp 2366 0U, // t2Int_eh_sjlj_setjmp_nofp 2367 17755U, // t2LDA 2368 17836U, // t2LDAB 2369 19350U, // t2LDAEX 2370 18036U, // t2LDAEXB 2371 26400U, // t2LDAEXD 2372 18373U, // t2LDAEXH 2373 18293U, // t2LDAH 2374 3271587831U, // t2LDC2L_OFFSET 2375 3271587831U, // t2LDC2L_OPTION 2376 3271587831U, // t2LDC2L_POST 2377 3271587831U, // t2LDC2L_PRE 2378 3271586821U, // t2LDC2_OFFSET 2379 3271586821U, // t2LDC2_OPTION 2380 3271586821U, // t2LDC2_POST 2381 3271586821U, // t2LDC2_PRE 2382 3271587899U, // t2LDCL_OFFSET 2383 3271587899U, // t2LDCL_OPTION 2384 3271587899U, // t2LDCL_POST 2385 3271587899U, // t2LDCL_PRE 2386 3271587480U, // t2LDC_OFFSET 2387 3271587480U, // t2LDC_OPTION 2388 3271587480U, // t2LDC_POST 2389 3271587480U, // t2LDC_PRE 2390 34270U, // t2LDMDB 2391 33572318U, // t2LDMDB_UPD 2392 7768258U, // t2LDMIA 2393 0U, // t2LDMIA_RET 2394 41306306U, // t2LDMIA_UPD 2395 27212U, // t2LDRBT 2396 30219U, // t2LDRB_POST 2397 30219U, // t2LDRB_PRE 2398 7759371U, // t2LDRBi12 2399 26123U, // t2LDRBi8 2400 7751179U, // t2LDRBpci 2401 280075U, // t2LDRBpcrel 2402 7763467U, // t2LDRBs 2403 67338U, // t2LDRD_POST 2404 67338U, // t2LDRD_PRE 2405 30474U, // t2LDRDi8 2406 27554U, // t2LDREX 2407 18050U, // t2LDREXB 2408 26414U, // t2LDREXD 2409 18387U, // t2LDREXH 2410 27247U, // t2LDRHT 2411 30624U, // t2LDRH_POST 2412 30624U, // t2LDRH_PRE 2413 7759776U, // t2LDRHi12 2414 26528U, // t2LDRHi8 2415 7751584U, // t2LDRHpci 2416 280480U, // t2LDRHpcrel 2417 7763872U, // t2LDRHs 2418 27224U, // t2LDRSBT 2419 30237U, // t2LDRSB_POST 2420 30237U, // t2LDRSB_PRE 2421 7759389U, // t2LDRSBi12 2422 26141U, // t2LDRSBi8 2423 7751197U, // t2LDRSBpci 2424 280093U, // t2LDRSBpcrel 2425 7763485U, // t2LDRSBs 2426 27259U, // t2LDRSHT 2427 30634U, // t2LDRSH_POST 2428 30634U, // t2LDRSH_PRE 2429 7759786U, // t2LDRSHi12 2430 26538U, // t2LDRSHi8 2431 7751594U, // t2LDRSHpci 2432 280490U, // t2LDRSHpcrel 2433 7763882U, // t2LDRSHs 2434 27291U, // t2LDRT 2435 31111U, // t2LDR_POST 2436 31111U, // t2LDR_PRE 2437 7760263U, // t2LDRi12 2438 27015U, // t2LDRi8 2439 7752071U, // t2LDRpci 2440 0U, // t2LDRpci_pic 2441 280967U, // t2LDRpcrel 2442 7764359U, // t2LDRs 2443 0U, // t2LEApcrel 2444 0U, // t2LEApcrelJT 2445 7739549U, // t2LSLri 2446 7739549U, // t2LSLrr 2447 7739831U, // t2LSRri 2448 7739831U, // t2LSRrr 2449 2197858686U, // t2MCR 2450 2197857316U, // t2MCR2 2451 2197883302U, // t2MCRR 2452 2197881897U, // t2MCRR2 2453 30087U, // t2MLA 2454 31209U, // t2MLS 2455 0U, // t2MOVCCasr 2456 0U, // t2MOVCCi 2457 0U, // t2MOVCCi16 2458 0U, // t2MOVCCi32imm 2459 0U, // t2MOVCClsl 2460 0U, // t2MOVCClsr 2461 0U, // t2MOVCCr 2462 0U, // t2MOVCCror 2463 289313U, // t2MOVSsi 2464 293409U, // t2MOVSsr 2465 27345U, // t2MOVTi16 2466 0U, // t2MOVTi16_ga_pcrel 2467 0U, // t2MOV_ga_pcrel 2468 7805700U, // t2MOVi 2469 19225U, // t2MOVi16 2470 0U, // t2MOVi16_ga_pcrel 2471 0U, // t2MOVi32imm 2472 7805700U, // t2MOVr 2473 289540U, // t2MOVsi 2474 293636U, // t2MOVsr 2475 7752207U, // t2MOVsra_flag 2476 7752212U, // t2MOVsrl_flag 2477 201369257U, // t2MRC 2478 201368586U, // t2MRC2 2479 2197882541U, // t2MRRC 2480 2197881871U, // t2MRRC2 2481 35339U, // t2MRS_AR 2482 18955U, // t2MRS_M 2483 18955U, // t2MRSbanked 2484 1073777163U, // t2MRSsys_AR 2485 2365606332U, // t2MSR_AR 2486 2365606332U, // t2MSR_M 2487 234899900U, // t2MSRbanked 2488 26797U, // t2MUL 2489 0U, // t2MVNCCi 2490 71991U, // t2MVNi 2491 7805239U, // t2MVNr 2492 7739703U, // t2MVNs 2493 6420U, // t2ORNri 2494 6420U, // t2ORNrr 2495 10516U, // t2ORNrs 2496 6572U, // t2ORRri 2497 7739820U, // t2ORRrr 2498 7743916U, // t2ORRrs 2499 31287U, // t2PKHBT 2500 30250U, // t2PKHTB 2501 838880020U, // t2PLDWi12 2502 855657236U, // t2PLDWi8 2503 872442644U, // t2PLDWs 2504 838878970U, // t2PLDi12 2505 855656186U, // t2PLDi8 2506 889227002U, // t2PLDpci 2507 872441594U, // t2PLDs 2508 838879205U, // t2PLIi12 2509 855656421U, // t2PLIi8 2510 889227237U, // t2PLIpci 2511 872441829U, // t2PLIs 2512 26345U, // t2QADD 2513 25776U, // t2QADD16 2514 25879U, // t2QADD8 2515 27603U, // t2QASX 2516 26319U, // t2QDADD 2517 26191U, // t2QDSUB 2518 27462U, // t2QSAX 2519 26204U, // t2QSUB 2520 25738U, // t2QSUB16 2521 25840U, // t2QSUB8 2522 19074U, // t2RBIT 2523 7752432U, // t2REV 2524 7750868U, // t2REV16 2525 7751605U, // t2REVSH 2526 1073776087U, // t2RFEDB 2527 2147517911U, // t2RFEDBW 2528 1073775979U, // t2RFEIA 2529 2147517803U, // t2RFEIAW 2530 7739810U, // t2RORri 2531 7739810U, // t2RORrr 2532 72642U, // t2RRX 2533 0U, // t2RSBSri 2534 0U, // t2RSBSrs 2535 7738911U, // t2RSBri 2536 5663U, // t2RSBrr 2537 9759U, // t2RSBrs 2538 25783U, // t2SADD16 2539 25885U, // t2SADD8 2540 27608U, // t2SASX 2541 5776U, // t2SBCri 2542 7739024U, // t2SBCrr 2543 7743120U, // t2SBCrs 2544 31668U, // t2SBFX 2545 27380U, // t2SDIV 2546 26712U, // t2SEL 2547 25759U, // t2SHADD16 2548 25864U, // t2SHADD8 2549 27590U, // t2SHASX 2550 27449U, // t2SHSAX 2551 25721U, // t2SHSUB16 2552 25825U, // t2SHSUB8 2553 1073776293U, // t2SMC 2554 30141U, // t2SMLABB 2555 31280U, // t2SMLABT 2556 30398U, // t2SMLAD 2557 31594U, // t2SMLADX 2558 43038U, // t2SMLAL 2559 30148U, // t2SMLALBB 2560 31293U, // t2SMLALBT 2561 30451U, // t2SMLALD 2562 31608U, // t2SMLALDX 2563 30256U, // t2SMLALTB 2564 31415U, // t2SMLALTT 2565 30243U, // t2SMLATB 2566 31408U, // t2SMLATT 2567 30310U, // t2SMLAWB 2568 31446U, // t2SMLAWT 2569 30484U, // t2SMLSD 2570 31624U, // t2SMLSDX 2571 30462U, // t2SMLSLD 2572 31616U, // t2SMLSLDX 2573 30085U, // t2SMMLA 2574 31095U, // t2SMMLAR 2575 31207U, // t2SMMLS 2576 31156U, // t2SMMLSR 2577 26795U, // t2SMMUL 2578 27030U, // t2SMMULR 2579 26308U, // t2SMUAD 2580 27505U, // t2SMUADX 2581 26060U, // t2SMULBB 2582 27205U, // t2SMULBT 2583 30850U, // t2SMULL 2584 26168U, // t2SMULTB 2585 27327U, // t2SMULTT 2586 26221U, // t2SMULWB 2587 27357U, // t2SMULWT 2588 26394U, // t2SMUSD 2589 27535U, // t2SMUSDX 2590 7898603U, // t2SRSDB 2591 8029675U, // t2SRSDB_UPD 2592 7898495U, // t2SRSIA 2593 8029567U, // t2SRSIA_UPD 2594 31270U, // t2SSAT 2595 25797U, // t2SSAT16 2596 27467U, // t2SSAX 2597 25745U, // t2SSUB16 2598 25846U, // t2SSUB8 2599 3271587837U, // t2STC2L_OFFSET 2600 3271587837U, // t2STC2L_OPTION 2601 3271587837U, // t2STC2L_POST 2602 3271587837U, // t2STC2L_PRE 2603 3271586837U, // t2STC2_OFFSET 2604 3271586837U, // t2STC2_OPTION 2605 3271586837U, // t2STC2_POST 2606 3271586837U, // t2STC2_PRE 2607 3271587904U, // t2STCL_OFFSET 2608 3271587904U, // t2STCL_OPTION 2609 3271587904U, // t2STCL_POST 2610 3271587904U, // t2STCL_PRE 2611 3271587510U, // t2STC_OFFSET 2612 3271587510U, // t2STC_OPTION 2613 3271587510U, // t2STC_POST 2614 3271587510U, // t2STC_PRE 2615 18599U, // t2STL 2616 17917U, // t2STLB 2617 27548U, // t2STLEX 2618 26235U, // t2STLEXB 2619 30503U, // t2STLEXD 2620 26572U, // t2STLEXH 2621 18314U, // t2STLH 2622 34277U, // t2STMDB 2623 33572325U, // t2STMDB_UPD 2624 7768262U, // t2STMIA 2625 41306310U, // t2STMIA_UPD 2626 27218U, // t2STRBT 2627 33584656U, // t2STRB_POST 2628 33584656U, // t2STRB_PRE 2629 0U, // t2STRB_preidx 2630 7759376U, // t2STRBi12 2631 26128U, // t2STRBi8 2632 7763472U, // t2STRBs 2633 33621775U, // t2STRD_POST 2634 33621775U, // t2STRD_PRE 2635 30479U, // t2STRDi8 2636 31662U, // t2STREX 2637 26249U, // t2STREXB 2638 30517U, // t2STREXD 2639 26586U, // t2STREXH 2640 27253U, // t2STRHT 2641 33585061U, // t2STRH_POST 2642 33585061U, // t2STRH_PRE 2643 0U, // t2STRH_preidx 2644 7759781U, // t2STRHi12 2645 26533U, // t2STRHi8 2646 7763877U, // t2STRHs 2647 27302U, // t2STRT 2648 33585608U, // t2STR_POST 2649 33585608U, // t2STR_PRE 2650 0U, // t2STR_preidx 2651 7760328U, // t2STRi12 2652 27080U, // t2STRi8 2653 7764424U, // t2STRs 2654 8161757U, // t2SUBS_PC_LR 2655 0U, // t2SUBSri 2656 0U, // t2SUBSrr 2657 0U, // t2SUBSrs 2658 7738961U, // t2SUBri 2659 27401U, // t2SUBri12 2660 7738961U, // t2SUBrr 2661 7743057U, // t2SUBrs 2662 30129U, // t2SXTAB 2663 29787U, // t2SXTAB16 2664 30586U, // t2SXTAH 2665 7759429U, // t2SXTB 2666 25707U, // t2SXTB16 2667 7759803U, // t2SXTH 2668 905987539U, // t2TBB 2669 0U, // t2TBB_JT 2670 922765190U, // t2TBH 2671 0U, // t2TBH_JT 2672 7752051U, // t2TEQri 2673 7752051U, // t2TEQrr 2674 7760243U, // t2TEQrs 2675 7752364U, // t2TSTri 2676 7752364U, // t2TSTrr 2677 7760556U, // t2TSTrs 2678 25790U, // t2UADD16 2679 25891U, // t2UADD8 2680 27613U, // t2UASX 2681 31673U, // t2UBFX 2682 414560U, // t2UDF 2683 27385U, // t2UDIV 2684 25767U, // t2UHADD16 2685 25871U, // t2UHADD8 2686 27596U, // t2UHASX 2687 27455U, // t2UHSAX 2688 25729U, // t2UHSUB16 2689 25832U, // t2UHSUB8 2690 30723U, // t2UMAAL 2691 43044U, // t2UMLAL 2692 30856U, // t2UMULL 2693 25775U, // t2UQADD16 2694 25878U, // t2UQADD8 2695 27602U, // t2UQASX 2696 27461U, // t2UQSAX 2697 25737U, // t2UQSUB16 2698 25839U, // t2UQSUB8 2699 25858U, // t2USAD8 2700 29914U, // t2USADA8 2701 31275U, // t2USAT 2702 25804U, // t2USAT16 2703 27472U, // t2USAX 2704 25752U, // t2USUB16 2705 25852U, // t2USUB8 2706 30135U, // t2UXTAB 2707 29795U, // t2UXTAB16 2708 30592U, // t2UXTAH 2709 7759434U, // t2UXTB 2710 25714U, // t2UXTB16 2711 7759808U, // t2UXTH 2712 947898004U, // tADC 2713 0U, // tADDframe 2714 26321U, // tADDhirr 2715 25151185U, // tADDi3 2716 947898065U, // tADDi8 2717 26321U, // tADDrSP 2718 26321U, // tADDrSPi 2719 25151185U, // tADDrr 2720 26321U, // tADDspi 2721 26321U, // tADDspr 2722 0U, // tADJCALLSTACKDOWN 2723 0U, // tADJCALLSTACKUP 2724 18818U, // tADR 2725 947898118U, // tAND 2726 25151920U, // tASRri 2727 947898800U, // tASRrr 2728 1073776047U, // tB 2729 947898017U, // tBIC 2730 414547U, // tBKPT 2731 1090558002U, // tBL 2732 1090558910U, // tBLXi 2733 1090558910U, // tBLXr 2734 0U, // tBRIND 2735 0U, // tBR_JTr 2736 1073777498U, // tBX 2737 0U, // tBX_CALL 2738 0U, // tBX_RET 2739 0U, // tBX_RET_vararg 2740 1073776047U, // tBcc 2741 0U, // tBfar 2742 1107448716U, // tCBNZ 2743 1107448711U, // tCBZ 2744 18675U, // tCMNz 2745 18775U, // tCMPhir 2746 18775U, // tCMPi8 2747 18775U, // tCMPr 2748 1157941766U, // tCPS 2749 947898782U, // tEOR 2750 1073777302U, // tHINT 2751 414542U, // tHLT 2752 0U, // tInt_eh_sjlj_longjmp 2753 0U, // tInt_eh_sjlj_setjmp 2754 35010U, // tLDMIA 2755 0U, // tLDMIA_UPD 2756 26123U, // tLDRBi 2757 26123U, // tLDRBr 2758 26528U, // tLDRHi 2759 26528U, // tLDRHr 2760 0U, // tLDRLIT_ga_abs 2761 0U, // tLDRLIT_ga_pcrel 2762 26141U, // tLDRSB 2763 26538U, // tLDRSH 2764 27015U, // tLDRi 2765 18823U, // tLDRpci 2766 0U, // tLDRpci_pic 2767 27015U, // tLDRr 2768 27015U, // tLDRspi 2769 0U, // tLEApcrel 2770 0U, // tLEApcrelJT 2771 25151645U, // tLSLri 2772 947898525U, // tLSLrr 2773 25151927U, // tLSRri 2774 947898807U, // tLSRrr 2775 0U, // tMOVCCr_pseudo 2776 1107448648U, // tMOVSr 2777 293718788U, // tMOVi8 2778 19204U, // tMOVr 2779 25151661U, // tMUL 2780 293718327U, // tMVN 2781 947898796U, // tORR 2782 0U, // tPICADD 2783 956340571U, // tPOP 2784 0U, // tPOP_RET 2785 956340144U, // tPUSH 2786 19184U, // tREV 2787 17620U, // tREV16 2788 18357U, // tREVSH 2789 947898786U, // tROR 2790 276940319U, // tRSB 2791 947898000U, // tSBC 2792 86798U, // tSETEND 2793 33573062U, // tSTMIA_UPD 2794 26128U, // tSTRBi 2795 26128U, // tSTRBr 2796 26533U, // tSTRHi 2797 26533U, // tSTRHr 2798 27080U, // tSTRi 2799 27080U, // tSTRr 2800 27080U, // tSTRspi 2801 25151057U, // tSUBi3 2802 947897937U, // tSUBi8 2803 25151057U, // tSUBrr 2804 26193U, // tSUBspi 2805 1073776314U, // tSVC 2806 17989U, // tSXTB 2807 18363U, // tSXTH 2808 0U, // tTAILJMPd 2809 0U, // tTAILJMPdND 2810 0U, // tTAILJMPr 2811 0U, // tTPsoft 2812 2376U, // tTRAP 2813 19116U, // tTST 2814 414486U, // tUDF 2815 17994U, // tUXTB 2816 18368U, // tUXTH 2817 0U 2818 }; 2819 2820 static const uint32_t OpInfo2[] = { 2821 0U, // PHI 2822 0U, // INLINEASM 2823 0U, // CFI_INSTRUCTION 2824 0U, // EH_LABEL 2825 0U, // GC_LABEL 2826 0U, // KILL 2827 0U, // EXTRACT_SUBREG 2828 0U, // INSERT_SUBREG 2829 0U, // IMPLICIT_DEF 2830 0U, // SUBREG_TO_REG 2831 0U, // COPY_TO_REGCLASS 2832 0U, // DBG_VALUE 2833 0U, // REG_SEQUENCE 2834 0U, // COPY 2835 0U, // BUNDLE 2836 0U, // LIFETIME_START 2837 0U, // LIFETIME_END 2838 0U, // STACKMAP 2839 0U, // PATCHPOINT 2840 0U, // LOAD_STACK_GUARD 2841 0U, // STATEPOINT 2842 0U, // FRAME_ALLOC 2843 0U, // ABS 2844 0U, // ADCri 2845 16384U, // ADCrr 2846 32768U, // ADCrsi 2847 0U, // ADCrsr 2848 0U, // ADDSri 2849 0U, // ADDSrr 2850 0U, // ADDSrsi 2851 0U, // ADDSrsr 2852 0U, // ADDri 2853 16384U, // ADDrr 2854 32768U, // ADDrsi 2855 0U, // ADDrsr 2856 0U, // ADJCALLSTACKDOWN 2857 0U, // ADJCALLSTACKUP 2858 8U, // ADR 2859 0U, // AESD 2860 0U, // AESE 2861 0U, // AESIMC 2862 0U, // AESMC 2863 0U, // ANDri 2864 16384U, // ANDrr 2865 32768U, // ANDrsi 2866 0U, // ANDrsr 2867 16384U, // ASRi 2868 16384U, // ASRr 2869 0U, // B 2870 0U, // BCCZi64 2871 0U, // BCCi64 2872 16U, // BFC 2873 49176U, // BFI 2874 0U, // BICri 2875 16384U, // BICrr 2876 32768U, // BICrsi 2877 0U, // BICrsr 2878 0U, // BKPT 2879 0U, // BL 2880 0U, // BLX 2881 0U, // BLX_pred 2882 0U, // BLXi 2883 0U, // BL_pred 2884 0U, // BMOVPCB_CALL 2885 0U, // BMOVPCRX_CALL 2886 0U, // BR_JTadd 2887 0U, // BR_JTm 2888 0U, // BR_JTr 2889 0U, // BX 2890 0U, // BXJ 2891 0U, // BX_CALL 2892 0U, // BX_RET 2893 0U, // BX_pred 2894 0U, // Bcc 2895 544U, // CDP 2896 0U, // CDP2 2897 0U, // CLREX 2898 1024U, // CLZ 2899 40U, // CMNri 2900 1024U, // CMNzrr 2901 48U, // CMNzrsi 2902 56U, // CMNzrsr 2903 40U, // CMPri 2904 1024U, // CMPrr 2905 48U, // CMPrsi 2906 56U, // CMPrsr 2907 0U, // CONSTPOOL_ENTRY 2908 0U, // COPY_STRUCT_BYVAL_I32 2909 0U, // CPS1p 2910 0U, // CPS2p 2911 1048U, // CPS3p 2912 1048U, // CRC32B 2913 1048U, // CRC32CB 2914 1048U, // CRC32CH 2915 1048U, // CRC32CW 2916 1048U, // CRC32H 2917 1048U, // CRC32W 2918 0U, // DBG 2919 0U, // DMB 2920 0U, // DSB 2921 0U, // EORri 2922 16384U, // EORrr 2923 32768U, // EORrsi 2924 0U, // EORrsr 2925 0U, // ERET 2926 0U, // FCONSTD 2927 0U, // FCONSTS 2928 65U, // FLDMXDB_UPD 2929 1096U, // FLDMXIA 2930 65U, // FLDMXIA_UPD 2931 0U, // FMSTAT 2932 65U, // FSTMXDB_UPD 2933 1096U, // FSTMXIA 2934 65U, // FSTMXIA_UPD 2935 0U, // HINT 2936 0U, // HLT 2937 0U, // HVC 2938 0U, // ISB 2939 0U, // ITasm 2940 0U, // Int_eh_sjlj_dispatchsetup 2941 0U, // Int_eh_sjlj_longjmp 2942 0U, // Int_eh_sjlj_setjmp 2943 0U, // Int_eh_sjlj_setjmp_nofp 2944 80U, // LDA 2945 80U, // LDAB 2946 80U, // LDAEX 2947 80U, // LDAEXB 2948 0U, // LDAEXD 2949 80U, // LDAEXH 2950 80U, // LDAH 2951 0U, // LDC2L_OFFSET 2952 1U, // LDC2L_OPTION 2953 1U, // LDC2L_POST 2954 0U, // LDC2L_PRE 2955 0U, // LDC2_OFFSET 2956 1U, // LDC2_OPTION 2957 1U, // LDC2_POST 2958 0U, // LDC2_PRE 2959 89U, // LDCL_OFFSET 2960 65633U, // LDCL_OPTION 2961 82017U, // LDCL_POST 2962 105U, // LDCL_PRE 2963 89U, // LDC_OFFSET 2964 65633U, // LDC_OPTION 2965 82017U, // LDC_POST 2966 105U, // LDC_PRE 2967 1096U, // LDMDA 2968 65U, // LDMDA_UPD 2969 1096U, // LDMDB 2970 65U, // LDMDB_UPD 2971 1096U, // LDMIA 2972 0U, // LDMIA_RET 2973 65U, // LDMIA_UPD 2974 1096U, // LDMIB 2975 65U, // LDMIB_UPD 2976 80U, // LDRBT_POST 2977 98400U, // LDRBT_POST_IMM 2978 98400U, // LDRBT_POST_REG 2979 98400U, // LDRB_POST_IMM 2980 98400U, // LDRB_POST_REG 2981 112U, // LDRB_PRE_IMM 2982 120U, // LDRB_PRE_REG 2983 128U, // LDRBi12 2984 136U, // LDRBrs 2985 114688U, // LDRD 2986 1179648U, // LDRD_POST 2987 147456U, // LDRD_PRE 2988 80U, // LDREX 2989 80U, // LDREXB 2990 0U, // LDREXD 2991 80U, // LDREXH 2992 144U, // LDRH 2993 163936U, // LDRHTi 2994 180320U, // LDRHTr 2995 196704U, // LDRH_POST 2996 152U, // LDRH_PRE 2997 0U, // LDRLIT_ga_abs 2998 0U, // LDRLIT_ga_pcrel 2999 0U, // LDRLIT_ga_pcrel_ldr 3000 144U, // LDRSB 3001 163936U, // LDRSBTi 3002 180320U, // LDRSBTr 3003 196704U, // LDRSB_POST 3004 152U, // LDRSB_PRE 3005 144U, // LDRSH 3006 163936U, // LDRSHTi 3007 180320U, // LDRSHTr 3008 196704U, // LDRSH_POST 3009 152U, // LDRSH_PRE 3010 80U, // LDRT_POST 3011 98400U, // LDRT_POST_IMM 3012 98400U, // LDRT_POST_REG 3013 98400U, // LDR_POST_IMM 3014 98400U, // LDR_POST_REG 3015 112U, // LDR_PRE_IMM 3016 120U, // LDR_PRE_REG 3017 128U, // LDRcp 3018 128U, // LDRi12 3019 136U, // LDRrs 3020 0U, // LEApcrel 3021 0U, // LEApcrelJT 3022 16384U, // LSLi 3023 16384U, // LSLr 3024 16384U, // LSRi 3025 16384U, // LSRr 3026 2311712U, // MCR 3027 160U, // MCR2 3028 3360288U, // MCRR 3029 229544U, // MCRR2 3030 17842176U, // MLA 3031 0U, // MLAv5 3032 17842176U, // MLS 3033 0U, // MOVCCi 3034 0U, // MOVCCi16 3035 0U, // MOVCCi32imm 3036 0U, // MOVCCr 3037 0U, // MOVCCsi 3038 0U, // MOVCCsr 3039 0U, // MOVPCLR 3040 0U, // MOVPCRX 3041 1048U, // MOVTi16 3042 0U, // MOVTi16_ga_pcrel 3043 0U, // MOV_ga_pcrel 3044 0U, // MOV_ga_pcrel_ldr 3045 40U, // MOVi 3046 1024U, // MOVi16 3047 0U, // MOVi16_ga_pcrel 3048 0U, // MOVi32imm 3049 1024U, // MOVr 3050 1024U, // MOVr_TC 3051 48U, // MOVsi 3052 56U, // MOVsr 3053 0U, // MOVsra_flag 3054 0U, // MOVsrl_flag 3055 0U, // MRC 3056 0U, // MRC2 3057 3360288U, // MRRC 3058 229544U, // MRRC2 3059 2U, // MRS 3060 176U, // MRSbanked 3061 2U, // MRSsys 3062 64U, // MSR 3063 0U, // MSRbanked 3064 2U, // MSRi 3065 16384U, // MUL 3066 0U, // MULv5 3067 0U, // MVNCCi 3068 40U, // MVNi 3069 1024U, // MVNr 3070 48U, // MVNsi 3071 56U, // MVNsr 3072 0U, // ORRri 3073 16384U, // ORRrr 3074 32768U, // ORRrsi 3075 0U, // ORRrsr 3076 0U, // PICADD 3077 0U, // PICLDR 3078 0U, // PICLDRB 3079 0U, // PICLDRH 3080 0U, // PICLDRSB 3081 0U, // PICLDRSH 3082 0U, // PICSTR 3083 0U, // PICSTRB 3084 0U, // PICSTRH 3085 4210688U, // PKHBT 3086 5259264U, // PKHTB 3087 0U, // PLDWi12 3088 0U, // PLDWrs 3089 0U, // PLDi12 3090 0U, // PLDrs 3091 0U, // PLIi12 3092 0U, // PLIrs 3093 16384U, // QADD 3094 16384U, // QADD16 3095 16384U, // QADD8 3096 16384U, // QASX 3097 16384U, // QDADD 3098 16384U, // QDSUB 3099 16384U, // QSAX 3100 16384U, // QSUB 3101 16384U, // QSUB16 3102 16384U, // QSUB8 3103 1024U, // RBIT 3104 1024U, // REV 3105 1024U, // REV16 3106 1024U, // REVSH 3107 0U, // RFEDA 3108 0U, // RFEDA_UPD 3109 0U, // RFEDB 3110 0U, // RFEDB_UPD 3111 0U, // RFEIA 3112 0U, // RFEIA_UPD 3113 0U, // RFEIB 3114 0U, // RFEIB_UPD 3115 16384U, // RORi 3116 16384U, // RORr 3117 0U, // RRX 3118 1024U, // RRXi 3119 0U, // RSBSri 3120 0U, // RSBSrsi 3121 0U, // RSBSrsr 3122 0U, // RSBri 3123 16384U, // RSBrr 3124 32768U, // RSBrsi 3125 0U, // RSBrsr 3126 0U, // RSCri 3127 16384U, // RSCrr 3128 32768U, // RSCrsi 3129 0U, // RSCrsr 3130 16384U, // SADD16 3131 16384U, // SADD8 3132 16384U, // SASX 3133 0U, // SBCri 3134 16384U, // SBCrr 3135 32768U, // SBCrsi 3136 0U, // SBCrsr 3137 34619392U, // SBFX 3138 16384U, // SDIV 3139 16384U, // SEL 3140 0U, // SETEND 3141 1192U, // SHA1C 3142 0U, // SHA1H 3143 1192U, // SHA1M 3144 1192U, // SHA1P 3145 1192U, // SHA1SU0 3146 0U, // SHA1SU1 3147 1192U, // SHA256H 3148 1192U, // SHA256H2 3149 0U, // SHA256SU0 3150 1192U, // SHA256SU1 3151 16384U, // SHADD16 3152 16384U, // SHADD8 3153 16384U, // SHASX 3154 16384U, // SHSAX 3155 16384U, // SHSUB16 3156 16384U, // SHSUB8 3157 0U, // SMC 3158 17842176U, // SMLABB 3159 17842176U, // SMLABT 3160 17842176U, // SMLAD 3161 17842176U, // SMLADX 3162 0U, // SMLAL 3163 17842176U, // SMLALBB 3164 17842176U, // SMLALBT 3165 17842176U, // SMLALD 3166 17842176U, // SMLALDX 3167 17842176U, // SMLALTB 3168 17842176U, // SMLALTT 3169 0U, // SMLALv5 3170 17842176U, // SMLATB 3171 17842176U, // SMLATT 3172 17842176U, // SMLAWB 3173 17842176U, // SMLAWT 3174 17842176U, // SMLSD 3175 17842176U, // SMLSDX 3176 17842176U, // SMLSLD 3177 17842176U, // SMLSLDX 3178 17842176U, // SMMLA 3179 17842176U, // SMMLAR 3180 17842176U, // SMMLS 3181 17842176U, // SMMLSR 3182 16384U, // SMMUL 3183 16384U, // SMMULR 3184 16384U, // SMUAD 3185 16384U, // SMUADX 3186 16384U, // SMULBB 3187 16384U, // SMULBT 3188 17842176U, // SMULL 3189 0U, // SMULLv5 3190 16384U, // SMULTB 3191 16384U, // SMULTT 3192 16384U, // SMULWB 3193 16384U, // SMULWT 3194 16384U, // SMUSD 3195 16384U, // SMUSDX 3196 0U, // SPACE 3197 0U, // SRSDA 3198 0U, // SRSDA_UPD 3199 0U, // SRSDB 3200 0U, // SRSDB_UPD 3201 0U, // SRSIA 3202 0U, // SRSIA_UPD 3203 0U, // SRSIB 3204 0U, // SRSIB_UPD 3205 2232U, // SSAT 3206 1208U, // SSAT16 3207 16384U, // SSAX 3208 16384U, // SSUB16 3209 16384U, // SSUB8 3210 0U, // STC2L_OFFSET 3211 1U, // STC2L_OPTION 3212 1U, // STC2L_POST 3213 0U, // STC2L_PRE 3214 0U, // STC2_OFFSET 3215 1U, // STC2_OPTION 3216 1U, // STC2_POST 3217 0U, // STC2_PRE 3218 89U, // STCL_OFFSET 3219 65633U, // STCL_OPTION 3220 82017U, // STCL_POST 3221 105U, // STCL_PRE 3222 89U, // STC_OFFSET 3223 65633U, // STC_OPTION 3224 82017U, // STC_POST 3225 105U, // STC_PRE 3226 80U, // STL 3227 80U, // STLB 3228 245760U, // STLEX 3229 245760U, // STLEXB 3230 192U, // STLEXD 3231 245760U, // STLEXH 3232 80U, // STLH 3233 1096U, // STMDA 3234 65U, // STMDA_UPD 3235 1096U, // STMDB 3236 65U, // STMDB_UPD 3237 1096U, // STMIA 3238 65U, // STMIA_UPD 3239 1096U, // STMIB 3240 65U, // STMIB_UPD 3241 80U, // STRBT_POST 3242 98400U, // STRBT_POST_IMM 3243 98400U, // STRBT_POST_REG 3244 98400U, // STRB_POST_IMM 3245 98400U, // STRB_POST_REG 3246 112U, // STRB_PRE_IMM 3247 120U, // STRB_PRE_REG 3248 128U, // STRBi12 3249 0U, // STRBi_preidx 3250 0U, // STRBr_preidx 3251 136U, // STRBrs 3252 114688U, // STRD 3253 1179672U, // STRD_POST 3254 147480U, // STRD_PRE 3255 245760U, // STREX 3256 245760U, // STREXB 3257 192U, // STREXD 3258 245760U, // STREXH 3259 144U, // STRH 3260 163936U, // STRHTi 3261 180320U, // STRHTr 3262 196704U, // STRH_POST 3263 152U, // STRH_PRE 3264 0U, // STRH_preidx 3265 80U, // STRT_POST 3266 98400U, // STRT_POST_IMM 3267 98400U, // STRT_POST_REG 3268 98400U, // STR_POST_IMM 3269 98400U, // STR_POST_REG 3270 112U, // STR_PRE_IMM 3271 120U, // STR_PRE_REG 3272 128U, // STRi12 3273 0U, // STRi_preidx 3274 0U, // STRr_preidx 3275 136U, // STRrs 3276 0U, // SUBS_PC_LR 3277 0U, // SUBSri 3278 0U, // SUBSrr 3279 0U, // SUBSrsi 3280 0U, // SUBSrsr 3281 0U, // SUBri 3282 16384U, // SUBrr 3283 32768U, // SUBrsi 3284 0U, // SUBrsr 3285 0U, // SVC 3286 245760U, // SWP 3287 245760U, // SWPB 3288 6307840U, // SXTAB 3289 6307840U, // SXTAB16 3290 6307840U, // SXTAH 3291 2560U, // SXTB 3292 2560U, // SXTB16 3293 2560U, // SXTH 3294 0U, // TAILJMPd 3295 0U, // TAILJMPr 3296 0U, // TCRETURNdi 3297 0U, // TCRETURNri 3298 40U, // TEQri 3299 1024U, // TEQrr 3300 48U, // TEQrsi 3301 56U, // TEQrsr 3302 0U, // TPsoft 3303 0U, // TRAP 3304 0U, // TRAPNaCl 3305 40U, // TSTri 3306 1024U, // TSTrr 3307 48U, // TSTrsi 3308 56U, // TSTrsr 3309 16384U, // UADD16 3310 16384U, // UADD8 3311 16384U, // UASX 3312 34619392U, // UBFX 3313 0U, // UDF 3314 16384U, // UDIV 3315 16384U, // UHADD16 3316 16384U, // UHADD8 3317 16384U, // UHASX 3318 16384U, // UHSAX 3319 16384U, // UHSUB16 3320 16384U, // UHSUB8 3321 17842176U, // UMAAL 3322 0U, // UMLAL 3323 0U, // UMLALv5 3324 17842176U, // UMULL 3325 0U, // UMULLv5 3326 16384U, // UQADD16 3327 16384U, // UQADD8 3328 16384U, // UQASX 3329 16384U, // UQSAX 3330 16384U, // UQSUB16 3331 16384U, // UQSUB8 3332 16384U, // USAD8 3333 17842176U, // USADA8 3334 7356416U, // USAT 3335 16384U, // USAT16 3336 16384U, // USAX 3337 16384U, // USUB16 3338 16384U, // USUB8 3339 6307840U, // UXTAB 3340 6307840U, // UXTAB16 3341 6307840U, // UXTAH 3342 2560U, // UXTB 3343 2560U, // UXTB16 3344 2560U, // UXTH 3345 1192U, // VABALsv2i64 3346 1192U, // VABALsv4i32 3347 1192U, // VABALsv8i16 3348 1192U, // VABALuv2i64 3349 1192U, // VABALuv4i32 3350 1192U, // VABALuv8i16 3351 1192U, // VABAsv16i8 3352 1192U, // VABAsv2i32 3353 1192U, // VABAsv4i16 3354 1192U, // VABAsv4i32 3355 1192U, // VABAsv8i16 3356 1192U, // VABAsv8i8 3357 1192U, // VABAuv16i8 3358 1192U, // VABAuv2i32 3359 1192U, // VABAuv4i16 3360 1192U, // VABAuv4i32 3361 1192U, // VABAuv8i16 3362 1192U, // VABAuv8i8 3363 1048U, // VABDLsv2i64 3364 1048U, // VABDLsv4i32 3365 1048U, // VABDLsv8i16 3366 1048U, // VABDLuv2i64 3367 1048U, // VABDLuv4i32 3368 1048U, // VABDLuv8i16 3369 263712U, // VABDfd 3370 263712U, // VABDfq 3371 1048U, // VABDsv16i8 3372 1048U, // VABDsv2i32 3373 1048U, // VABDsv4i16 3374 1048U, // VABDsv4i32 3375 1048U, // VABDsv8i16 3376 1048U, // VABDsv8i8 3377 1048U, // VABDuv16i8 3378 1048U, // VABDuv2i32 3379 1048U, // VABDuv4i16 3380 1048U, // VABDuv4i32 3381 1048U, // VABDuv8i16 3382 1048U, // VABDuv8i8 3383 64U, // VABSD 3384 64U, // VABSS 3385 64U, // VABSfd 3386 64U, // VABSfq 3387 0U, // VABSv16i8 3388 0U, // VABSv2i32 3389 0U, // VABSv4i16 3390 0U, // VABSv4i32 3391 0U, // VABSv8i16 3392 0U, // VABSv8i8 3393 263712U, // VACGEd 3394 263712U, // VACGEq 3395 263712U, // VACGTd 3396 263712U, // VACGTq 3397 263712U, // VADDD 3398 1048U, // VADDHNv2i32 3399 1048U, // VADDHNv4i16 3400 1048U, // VADDHNv8i8 3401 1048U, // VADDLsv2i64 3402 1048U, // VADDLsv4i32 3403 1048U, // VADDLsv8i16 3404 1048U, // VADDLuv2i64 3405 1048U, // VADDLuv4i32 3406 1048U, // VADDLuv8i16 3407 263712U, // VADDS 3408 1048U, // VADDWsv2i64 3409 1048U, // VADDWsv4i32 3410 1048U, // VADDWsv8i16 3411 1048U, // VADDWuv2i64 3412 1048U, // VADDWuv4i32 3413 1048U, // VADDWuv8i16 3414 263712U, // VADDfd 3415 263712U, // VADDfq 3416 1048U, // VADDv16i8 3417 1048U, // VADDv1i64 3418 1048U, // VADDv2i32 3419 1048U, // VADDv2i64 3420 1048U, // VADDv4i16 3421 1048U, // VADDv4i32 3422 1048U, // VADDv8i16 3423 1048U, // VADDv8i8 3424 16384U, // VANDd 3425 16384U, // VANDq 3426 16384U, // VBICd 3427 0U, // VBICiv2i32 3428 0U, // VBICiv4i16 3429 0U, // VBICiv4i32 3430 0U, // VBICiv8i16 3431 16384U, // VBICq 3432 278552U, // VBIFd 3433 278552U, // VBIFq 3434 278552U, // VBITd 3435 278552U, // VBITq 3436 278552U, // VBSLd 3437 278552U, // VBSLq 3438 263712U, // VCEQfd 3439 263712U, // VCEQfq 3440 1048U, // VCEQv16i8 3441 1048U, // VCEQv2i32 3442 1048U, // VCEQv4i16 3443 1048U, // VCEQv4i32 3444 1048U, // VCEQv8i16 3445 1048U, // VCEQv8i8 3446 2U, // VCEQzv16i8 3447 200U, // VCEQzv2f32 3448 2U, // VCEQzv2i32 3449 200U, // VCEQzv4f32 3450 2U, // VCEQzv4i16 3451 2U, // VCEQzv4i32 3452 2U, // VCEQzv8i16 3453 2U, // VCEQzv8i8 3454 263712U, // VCGEfd 3455 263712U, // VCGEfq 3456 1048U, // VCGEsv16i8 3457 1048U, // VCGEsv2i32 3458 1048U, // VCGEsv4i16 3459 1048U, // VCGEsv4i32 3460 1048U, // VCGEsv8i16 3461 1048U, // VCGEsv8i8 3462 1048U, // VCGEuv16i8 3463 1048U, // VCGEuv2i32 3464 1048U, // VCGEuv4i16 3465 1048U, // VCGEuv4i32 3466 1048U, // VCGEuv8i16 3467 1048U, // VCGEuv8i8 3468 2U, // VCGEzv16i8 3469 200U, // VCGEzv2f32 3470 2U, // VCGEzv2i32 3471 200U, // VCGEzv4f32 3472 2U, // VCGEzv4i16 3473 2U, // VCGEzv4i32 3474 2U, // VCGEzv8i16 3475 2U, // VCGEzv8i8 3476 263712U, // VCGTfd 3477 263712U, // VCGTfq 3478 1048U, // VCGTsv16i8 3479 1048U, // VCGTsv2i32 3480 1048U, // VCGTsv4i16 3481 1048U, // VCGTsv4i32 3482 1048U, // VCGTsv8i16 3483 1048U, // VCGTsv8i8 3484 1048U, // VCGTuv16i8 3485 1048U, // VCGTuv2i32 3486 1048U, // VCGTuv4i16 3487 1048U, // VCGTuv4i32 3488 1048U, // VCGTuv8i16 3489 1048U, // VCGTuv8i8 3490 2U, // VCGTzv16i8 3491 200U, // VCGTzv2f32 3492 2U, // VCGTzv2i32 3493 200U, // VCGTzv4f32 3494 2U, // VCGTzv4i16 3495 2U, // VCGTzv4i32 3496 2U, // VCGTzv8i16 3497 2U, // VCGTzv8i8 3498 2U, // VCLEzv16i8 3499 200U, // VCLEzv2f32 3500 2U, // VCLEzv2i32 3501 200U, // VCLEzv4f32 3502 2U, // VCLEzv4i16 3503 2U, // VCLEzv4i32 3504 2U, // VCLEzv8i16 3505 2U, // VCLEzv8i8 3506 0U, // VCLSv16i8 3507 0U, // VCLSv2i32 3508 0U, // VCLSv4i16 3509 0U, // VCLSv4i32 3510 0U, // VCLSv8i16 3511 0U, // VCLSv8i8 3512 2U, // VCLTzv16i8 3513 200U, // VCLTzv2f32 3514 2U, // VCLTzv2i32 3515 200U, // VCLTzv4f32 3516 2U, // VCLTzv4i16 3517 2U, // VCLTzv4i32 3518 2U, // VCLTzv8i16 3519 2U, // VCLTzv8i8 3520 0U, // VCLZv16i8 3521 0U, // VCLZv2i32 3522 0U, // VCLZv4i16 3523 0U, // VCLZv4i32 3524 0U, // VCLZv8i16 3525 0U, // VCLZv8i8 3526 64U, // VCMPD 3527 64U, // VCMPED 3528 64U, // VCMPES 3529 0U, // VCMPEZD 3530 0U, // VCMPEZS 3531 64U, // VCMPS 3532 0U, // VCMPZD 3533 0U, // VCMPZS 3534 1024U, // VCNTd 3535 1024U, // VCNTq 3536 0U, // VCVTANSD 3537 0U, // VCVTANSQ 3538 0U, // VCVTANUD 3539 0U, // VCVTANUQ 3540 0U, // VCVTASD 3541 0U, // VCVTASS 3542 0U, // VCVTAUD 3543 0U, // VCVTAUS 3544 0U, // VCVTBDH 3545 0U, // VCVTBHD 3546 0U, // VCVTBHS 3547 0U, // VCVTBSH 3548 0U, // VCVTDS 3549 0U, // VCVTMNSD 3550 0U, // VCVTMNSQ 3551 0U, // VCVTMNUD 3552 0U, // VCVTMNUQ 3553 0U, // VCVTMSD 3554 0U, // VCVTMSS 3555 0U, // VCVTMUD 3556 0U, // VCVTMUS 3557 0U, // VCVTNNSD 3558 0U, // VCVTNNSQ 3559 0U, // VCVTNNUD 3560 0U, // VCVTNNUQ 3561 0U, // VCVTNSD 3562 0U, // VCVTNSS 3563 0U, // VCVTNUD 3564 0U, // VCVTNUS 3565 0U, // VCVTPNSD 3566 0U, // VCVTPNSQ 3567 0U, // VCVTPNUD 3568 0U, // VCVTPNUQ 3569 0U, // VCVTPSD 3570 0U, // VCVTPSS 3571 0U, // VCVTPUD 3572 0U, // VCVTPUS 3573 0U, // VCVTSD 3574 0U, // VCVTTDH 3575 0U, // VCVTTHD 3576 0U, // VCVTTHS 3577 0U, // VCVTTSH 3578 0U, // VCVTf2h 3579 0U, // VCVTf2sd 3580 0U, // VCVTf2sq 3581 0U, // VCVTf2ud 3582 0U, // VCVTf2uq 3583 67U, // VCVTf2xsd 3584 67U, // VCVTf2xsq 3585 67U, // VCVTf2xud 3586 67U, // VCVTf2xuq 3587 0U, // VCVTh2f 3588 0U, // VCVTs2fd 3589 0U, // VCVTs2fq 3590 0U, // VCVTu2fd 3591 0U, // VCVTu2fq 3592 67U, // VCVTxs2fd 3593 67U, // VCVTxs2fq 3594 67U, // VCVTxu2fd 3595 67U, // VCVTxu2fq 3596 263712U, // VDIVD 3597 263712U, // VDIVS 3598 1024U, // VDUP16d 3599 1024U, // VDUP16q 3600 1024U, // VDUP32d 3601 1024U, // VDUP32q 3602 1024U, // VDUP8d 3603 1024U, // VDUP8q 3604 3072U, // VDUPLN16d 3605 3072U, // VDUPLN16q 3606 3072U, // VDUPLN32d 3607 3072U, // VDUPLN32q 3608 3072U, // VDUPLN8d 3609 3072U, // VDUPLN8q 3610 16384U, // VEORd 3611 16384U, // VEORq 3612 17842176U, // VEXTd16 3613 17842176U, // VEXTd32 3614 17842176U, // VEXTd8 3615 17842176U, // VEXTq16 3616 17842176U, // VEXTq32 3617 17842176U, // VEXTq64 3618 17842176U, // VEXTq8 3619 265763U, // VFMAD 3620 265763U, // VFMAS 3621 265763U, // VFMAfd 3622 265763U, // VFMAfq 3623 265763U, // VFMSD 3624 265763U, // VFMSS 3625 265763U, // VFMSfd 3626 265763U, // VFMSfq 3627 265763U, // VFNMAD 3628 265763U, // VFNMAS 3629 265763U, // VFNMSD 3630 265763U, // VFNMSS 3631 3072U, // VGETLNi32 3632 3U, // VGETLNs16 3633 3U, // VGETLNs8 3634 3U, // VGETLNu16 3635 3U, // VGETLNu8 3636 1048U, // VHADDsv16i8 3637 1048U, // VHADDsv2i32 3638 1048U, // VHADDsv4i16 3639 1048U, // VHADDsv4i32 3640 1048U, // VHADDsv8i16 3641 1048U, // VHADDsv8i8 3642 1048U, // VHADDuv16i8 3643 1048U, // VHADDuv2i32 3644 1048U, // VHADDuv4i16 3645 1048U, // VHADDuv4i32 3646 1048U, // VHADDuv8i16 3647 1048U, // VHADDuv8i8 3648 1048U, // VHSUBsv16i8 3649 1048U, // VHSUBsv2i32 3650 1048U, // VHSUBsv4i16 3651 1048U, // VHSUBsv4i32 3652 1048U, // VHSUBsv8i16 3653 1048U, // VHSUBsv8i8 3654 1048U, // VHSUBuv16i8 3655 1048U, // VHSUBuv2i32 3656 1048U, // VHSUBuv4i16 3657 1048U, // VHSUBuv4i32 3658 1048U, // VHSUBuv8i16 3659 1048U, // VHSUBuv8i8 3660 67U, // VLD1DUPd16 3661 211U, // VLD1DUPd16wb_fixed 3662 4131U, // VLD1DUPd16wb_register 3663 67U, // VLD1DUPd32 3664 211U, // VLD1DUPd32wb_fixed 3665 4131U, // VLD1DUPd32wb_register 3666 67U, // VLD1DUPd8 3667 211U, // VLD1DUPd8wb_fixed 3668 4131U, // VLD1DUPd8wb_register 3669 67U, // VLD1DUPq16 3670 211U, // VLD1DUPq16wb_fixed 3671 4131U, // VLD1DUPq16wb_register 3672 67U, // VLD1DUPq32 3673 211U, // VLD1DUPq32wb_fixed 3674 4131U, // VLD1DUPq32wb_register 3675 67U, // VLD1DUPq8 3676 211U, // VLD1DUPq8wb_fixed 3677 4131U, // VLD1DUPq8wb_register 3678 299740U, // VLD1LNd16 3679 316132U, // VLD1LNd16_UPD 3680 299740U, // VLD1LNd32 3681 316132U, // VLD1LNd32_UPD 3682 299740U, // VLD1LNd8 3683 316132U, // VLD1LNd8_UPD 3684 1256U, // VLD1LNdAsm_16 3685 1256U, // VLD1LNdAsm_32 3686 1256U, // VLD1LNdAsm_8 3687 5352U, // VLD1LNdWB_fixed_Asm_16 3688 5352U, // VLD1LNdWB_fixed_Asm_32 3689 5352U, // VLD1LNdWB_fixed_Asm_8 3690 327912U, // VLD1LNdWB_register_Asm_16 3691 327912U, // VLD1LNdWB_register_Asm_32 3692 327912U, // VLD1LNdWB_register_Asm_8 3693 0U, // VLD1LNq16Pseudo 3694 0U, // VLD1LNq16Pseudo_UPD 3695 0U, // VLD1LNq32Pseudo 3696 0U, // VLD1LNq32Pseudo_UPD 3697 0U, // VLD1LNq8Pseudo 3698 0U, // VLD1LNq8Pseudo_UPD 3699 67U, // VLD1d16 3700 67U, // VLD1d16Q 3701 211U, // VLD1d16Qwb_fixed 3702 4131U, // VLD1d16Qwb_register 3703 67U, // VLD1d16T 3704 211U, // VLD1d16Twb_fixed 3705 4131U, // VLD1d16Twb_register 3706 211U, // VLD1d16wb_fixed 3707 4131U, // VLD1d16wb_register 3708 67U, // VLD1d32 3709 67U, // VLD1d32Q 3710 211U, // VLD1d32Qwb_fixed 3711 4131U, // VLD1d32Qwb_register 3712 67U, // VLD1d32T 3713 211U, // VLD1d32Twb_fixed 3714 4131U, // VLD1d32Twb_register 3715 211U, // VLD1d32wb_fixed 3716 4131U, // VLD1d32wb_register 3717 67U, // VLD1d64 3718 67U, // VLD1d64Q 3719 0U, // VLD1d64QPseudo 3720 0U, // VLD1d64QPseudoWB_fixed 3721 0U, // VLD1d64QPseudoWB_register 3722 211U, // VLD1d64Qwb_fixed 3723 4131U, // VLD1d64Qwb_register 3724 67U, // VLD1d64T 3725 0U, // VLD1d64TPseudo 3726 0U, // VLD1d64TPseudoWB_fixed 3727 0U, // VLD1d64TPseudoWB_register 3728 211U, // VLD1d64Twb_fixed 3729 4131U, // VLD1d64Twb_register 3730 211U, // VLD1d64wb_fixed 3731 4131U, // VLD1d64wb_register 3732 67U, // VLD1d8 3733 67U, // VLD1d8Q 3734 211U, // VLD1d8Qwb_fixed 3735 4131U, // VLD1d8Qwb_register 3736 67U, // VLD1d8T 3737 211U, // VLD1d8Twb_fixed 3738 4131U, // VLD1d8Twb_register 3739 211U, // VLD1d8wb_fixed 3740 4131U, // VLD1d8wb_register 3741 67U, // VLD1q16 3742 211U, // VLD1q16wb_fixed 3743 4131U, // VLD1q16wb_register 3744 67U, // VLD1q32 3745 211U, // VLD1q32wb_fixed 3746 4131U, // VLD1q32wb_register 3747 67U, // VLD1q64 3748 211U, // VLD1q64wb_fixed 3749 4131U, // VLD1q64wb_register 3750 67U, // VLD1q8 3751 211U, // VLD1q8wb_fixed 3752 4131U, // VLD1q8wb_register 3753 67U, // VLD2DUPd16 3754 211U, // VLD2DUPd16wb_fixed 3755 4131U, // VLD2DUPd16wb_register 3756 67U, // VLD2DUPd16x2 3757 211U, // VLD2DUPd16x2wb_fixed 3758 4131U, // VLD2DUPd16x2wb_register 3759 67U, // VLD2DUPd32 3760 211U, // VLD2DUPd32wb_fixed 3761 4131U, // VLD2DUPd32wb_register 3762 67U, // VLD2DUPd32x2 3763 211U, // VLD2DUPd32x2wb_fixed 3764 4131U, // VLD2DUPd32x2wb_register 3765 67U, // VLD2DUPd8 3766 211U, // VLD2DUPd8wb_fixed 3767 4131U, // VLD2DUPd8wb_register 3768 67U, // VLD2DUPd8x2 3769 211U, // VLD2DUPd8x2wb_fixed 3770 4131U, // VLD2DUPd8x2wb_register 3771 349924U, // VLD2LNd16 3772 0U, // VLD2LNd16Pseudo 3773 0U, // VLD2LNd16Pseudo_UPD 3774 366836U, // VLD2LNd16_UPD 3775 349924U, // VLD2LNd32 3776 0U, // VLD2LNd32Pseudo 3777 0U, // VLD2LNd32Pseudo_UPD 3778 366836U, // VLD2LNd32_UPD 3779 349924U, // VLD2LNd8 3780 0U, // VLD2LNd8Pseudo 3781 0U, // VLD2LNd8Pseudo_UPD 3782 366836U, // VLD2LNd8_UPD 3783 1256U, // VLD2LNdAsm_16 3784 1256U, // VLD2LNdAsm_32 3785 1256U, // VLD2LNdAsm_8 3786 5352U, // VLD2LNdWB_fixed_Asm_16 3787 5352U, // VLD2LNdWB_fixed_Asm_32 3788 5352U, // VLD2LNdWB_fixed_Asm_8 3789 327912U, // VLD2LNdWB_register_Asm_16 3790 327912U, // VLD2LNdWB_register_Asm_32 3791 327912U, // VLD2LNdWB_register_Asm_8 3792 349924U, // VLD2LNq16 3793 0U, // VLD2LNq16Pseudo 3794 0U, // VLD2LNq16Pseudo_UPD 3795 366836U, // VLD2LNq16_UPD 3796 349924U, // VLD2LNq32 3797 0U, // VLD2LNq32Pseudo 3798 0U, // VLD2LNq32Pseudo_UPD 3799 366836U, // VLD2LNq32_UPD 3800 1256U, // VLD2LNqAsm_16 3801 1256U, // VLD2LNqAsm_32 3802 5352U, // VLD2LNqWB_fixed_Asm_16 3803 5352U, // VLD2LNqWB_fixed_Asm_32 3804 327912U, // VLD2LNqWB_register_Asm_16 3805 327912U, // VLD2LNqWB_register_Asm_32 3806 67U, // VLD2b16 3807 211U, // VLD2b16wb_fixed 3808 4131U, // VLD2b16wb_register 3809 67U, // VLD2b32 3810 211U, // VLD2b32wb_fixed 3811 4131U, // VLD2b32wb_register 3812 67U, // VLD2b8 3813 211U, // VLD2b8wb_fixed 3814 4131U, // VLD2b8wb_register 3815 67U, // VLD2d16 3816 211U, // VLD2d16wb_fixed 3817 4131U, // VLD2d16wb_register 3818 67U, // VLD2d32 3819 211U, // VLD2d32wb_fixed 3820 4131U, // VLD2d32wb_register 3821 67U, // VLD2d8 3822 211U, // VLD2d8wb_fixed 3823 4131U, // VLD2d8wb_register 3824 67U, // VLD2q16 3825 0U, // VLD2q16Pseudo 3826 0U, // VLD2q16PseudoWB_fixed 3827 0U, // VLD2q16PseudoWB_register 3828 211U, // VLD2q16wb_fixed 3829 4131U, // VLD2q16wb_register 3830 67U, // VLD2q32 3831 0U, // VLD2q32Pseudo 3832 0U, // VLD2q32PseudoWB_fixed 3833 0U, // VLD2q32PseudoWB_register 3834 211U, // VLD2q32wb_fixed 3835 4131U, // VLD2q32wb_register 3836 67U, // VLD2q8 3837 0U, // VLD2q8Pseudo 3838 0U, // VLD2q8PseudoWB_fixed 3839 0U, // VLD2q8PseudoWB_register 3840 211U, // VLD2q8wb_fixed 3841 4131U, // VLD2q8wb_register 3842 6908U, // VLD3DUPd16 3843 0U, // VLD3DUPd16Pseudo 3844 0U, // VLD3DUPd16Pseudo_UPD 3845 384252U, // VLD3DUPd16_UPD 3846 6908U, // VLD3DUPd32 3847 0U, // VLD3DUPd32Pseudo 3848 0U, // VLD3DUPd32Pseudo_UPD 3849 384252U, // VLD3DUPd32_UPD 3850 6908U, // VLD3DUPd8 3851 0U, // VLD3DUPd8Pseudo 3852 0U, // VLD3DUPd8Pseudo_UPD 3853 384252U, // VLD3DUPd8_UPD 3854 0U, // VLD3DUPdAsm_16 3855 0U, // VLD3DUPdAsm_32 3856 0U, // VLD3DUPdAsm_8 3857 4U, // VLD3DUPdWB_fixed_Asm_16 3858 4U, // VLD3DUPdWB_fixed_Asm_32 3859 4U, // VLD3DUPdWB_fixed_Asm_8 3860 1192U, // VLD3DUPdWB_register_Asm_16 3861 1192U, // VLD3DUPdWB_register_Asm_32 3862 1192U, // VLD3DUPdWB_register_Asm_8 3863 6908U, // VLD3DUPq16 3864 384252U, // VLD3DUPq16_UPD 3865 6908U, // VLD3DUPq32 3866 384252U, // VLD3DUPq32_UPD 3867 6908U, // VLD3DUPq8 3868 384252U, // VLD3DUPq8_UPD 3869 0U, // VLD3DUPqAsm_16 3870 0U, // VLD3DUPqAsm_32 3871 0U, // VLD3DUPqAsm_8 3872 4U, // VLD3DUPqWB_fixed_Asm_16 3873 4U, // VLD3DUPqWB_fixed_Asm_32 3874 4U, // VLD3DUPqWB_fixed_Asm_8 3875 1192U, // VLD3DUPqWB_register_Asm_16 3876 1192U, // VLD3DUPqWB_register_Asm_32 3877 1192U, // VLD3DUPqWB_register_Asm_8 3878 399604U, // VLD3LNd16 3879 0U, // VLD3LNd16Pseudo 3880 0U, // VLD3LNd16Pseudo_UPD 3881 414468U, // VLD3LNd16_UPD 3882 399604U, // VLD3LNd32 3883 0U, // VLD3LNd32Pseudo 3884 0U, // VLD3LNd32Pseudo_UPD 3885 414468U, // VLD3LNd32_UPD 3886 399604U, // VLD3LNd8 3887 0U, // VLD3LNd8Pseudo 3888 0U, // VLD3LNd8Pseudo_UPD 3889 414468U, // VLD3LNd8_UPD 3890 1256U, // VLD3LNdAsm_16 3891 1256U, // VLD3LNdAsm_32 3892 1256U, // VLD3LNdAsm_8 3893 5352U, // VLD3LNdWB_fixed_Asm_16 3894 5352U, // VLD3LNdWB_fixed_Asm_32 3895 5352U, // VLD3LNdWB_fixed_Asm_8 3896 327912U, // VLD3LNdWB_register_Asm_16 3897 327912U, // VLD3LNdWB_register_Asm_32 3898 327912U, // VLD3LNdWB_register_Asm_8 3899 399604U, // VLD3LNq16 3900 0U, // VLD3LNq16Pseudo 3901 0U, // VLD3LNq16Pseudo_UPD 3902 414468U, // VLD3LNq16_UPD 3903 399604U, // VLD3LNq32 3904 0U, // VLD3LNq32Pseudo 3905 0U, // VLD3LNq32Pseudo_UPD 3906 414468U, // VLD3LNq32_UPD 3907 1256U, // VLD3LNqAsm_16 3908 1256U, // VLD3LNqAsm_32 3909 5352U, // VLD3LNqWB_fixed_Asm_16 3910 5352U, // VLD3LNqWB_fixed_Asm_32 3911 327912U, // VLD3LNqWB_register_Asm_16 3912 327912U, // VLD3LNqWB_register_Asm_32 3913 58736640U, // VLD3d16 3914 0U, // VLD3d16Pseudo 3915 0U, // VLD3d16Pseudo_UPD 3916 75513856U, // VLD3d16_UPD 3917 58736640U, // VLD3d32 3918 0U, // VLD3d32Pseudo 3919 0U, // VLD3d32Pseudo_UPD 3920 75513856U, // VLD3d32_UPD 3921 58736640U, // VLD3d8 3922 0U, // VLD3d8Pseudo 3923 0U, // VLD3d8Pseudo_UPD 3924 75513856U, // VLD3d8_UPD 3925 67U, // VLD3dAsm_16 3926 67U, // VLD3dAsm_32 3927 67U, // VLD3dAsm_8 3928 211U, // VLD3dWB_fixed_Asm_16 3929 211U, // VLD3dWB_fixed_Asm_32 3930 211U, // VLD3dWB_fixed_Asm_8 3931 265763U, // VLD3dWB_register_Asm_16 3932 265763U, // VLD3dWB_register_Asm_32 3933 265763U, // VLD3dWB_register_Asm_8 3934 58736640U, // VLD3q16 3935 0U, // VLD3q16Pseudo_UPD 3936 75513856U, // VLD3q16_UPD 3937 0U, // VLD3q16oddPseudo 3938 0U, // VLD3q16oddPseudo_UPD 3939 58736640U, // VLD3q32 3940 0U, // VLD3q32Pseudo_UPD 3941 75513856U, // VLD3q32_UPD 3942 0U, // VLD3q32oddPseudo 3943 0U, // VLD3q32oddPseudo_UPD 3944 58736640U, // VLD3q8 3945 0U, // VLD3q8Pseudo_UPD 3946 75513856U, // VLD3q8_UPD 3947 0U, // VLD3q8oddPseudo 3948 0U, // VLD3q8oddPseudo_UPD 3949 0U, // VLD3qAsm_16 3950 0U, // VLD3qAsm_32 3951 0U, // VLD3qAsm_8 3952 4U, // VLD3qWB_fixed_Asm_16 3953 4U, // VLD3qWB_fixed_Asm_32 3954 4U, // VLD3qWB_fixed_Asm_8 3955 1192U, // VLD3qWB_register_Asm_16 3956 1192U, // VLD3qWB_register_Asm_32 3957 1192U, // VLD3qWB_register_Asm_8 3958 269580U, // VLD4DUPd16 3959 0U, // VLD4DUPd16Pseudo 3960 0U, // VLD4DUPd16Pseudo_UPD 3961 7948U, // VLD4DUPd16_UPD 3962 269580U, // VLD4DUPd32 3963 0U, // VLD4DUPd32Pseudo 3964 0U, // VLD4DUPd32Pseudo_UPD 3965 7948U, // VLD4DUPd32_UPD 3966 269580U, // VLD4DUPd8 3967 0U, // VLD4DUPd8Pseudo 3968 0U, // VLD4DUPd8Pseudo_UPD 3969 7948U, // VLD4DUPd8_UPD 3970 0U, // VLD4DUPdAsm_16 3971 0U, // VLD4DUPdAsm_32 3972 0U, // VLD4DUPdAsm_8 3973 4U, // VLD4DUPdWB_fixed_Asm_16 3974 4U, // VLD4DUPdWB_fixed_Asm_32 3975 4U, // VLD4DUPdWB_fixed_Asm_8 3976 1192U, // VLD4DUPdWB_register_Asm_16 3977 1192U, // VLD4DUPdWB_register_Asm_32 3978 1192U, // VLD4DUPdWB_register_Asm_8 3979 269580U, // VLD4DUPq16 3980 7948U, // VLD4DUPq16_UPD 3981 269580U, // VLD4DUPq32 3982 7948U, // VLD4DUPq32_UPD 3983 269580U, // VLD4DUPq8 3984 7948U, // VLD4DUPq8_UPD 3985 0U, // VLD4DUPqAsm_16 3986 0U, // VLD4DUPqAsm_32 3987 0U, // VLD4DUPqAsm_8 3988 4U, // VLD4DUPqWB_fixed_Asm_16 3989 4U, // VLD4DUPqWB_fixed_Asm_32 3990 4U, // VLD4DUPqWB_fixed_Asm_8 3991 1192U, // VLD4DUPqWB_register_Asm_16 3992 1192U, // VLD4DUPqWB_register_Asm_32 3993 1192U, // VLD4DUPqWB_register_Asm_8 3994 93607684U, // VLD4LNd16 3995 0U, // VLD4LNd16Pseudo 3996 0U, // VLD4LNd16Pseudo_UPD 3997 276U, // VLD4LNd16_UPD 3998 93607684U, // VLD4LNd32 3999 0U, // VLD4LNd32Pseudo 4000 0U, // VLD4LNd32Pseudo_UPD 4001 276U, // VLD4LNd32_UPD 4002 93607684U, // VLD4LNd8 4003 0U, // VLD4LNd8Pseudo 4004 0U, // VLD4LNd8Pseudo_UPD 4005 276U, // VLD4LNd8_UPD 4006 1256U, // VLD4LNdAsm_16 4007 1256U, // VLD4LNdAsm_32 4008 1256U, // VLD4LNdAsm_8 4009 5352U, // VLD4LNdWB_fixed_Asm_16 4010 5352U, // VLD4LNdWB_fixed_Asm_32 4011 5352U, // VLD4LNdWB_fixed_Asm_8 4012 327912U, // VLD4LNdWB_register_Asm_16 4013 327912U, // VLD4LNdWB_register_Asm_32 4014 327912U, // VLD4LNdWB_register_Asm_8 4015 93607684U, // VLD4LNq16 4016 0U, // VLD4LNq16Pseudo 4017 0U, // VLD4LNq16Pseudo_UPD 4018 276U, // VLD4LNq16_UPD 4019 93607684U, // VLD4LNq32 4020 0U, // VLD4LNq32Pseudo 4021 0U, // VLD4LNq32Pseudo_UPD 4022 276U, // VLD4LNq32_UPD 4023 1256U, // VLD4LNqAsm_16 4024 1256U, // VLD4LNqAsm_32 4025 5352U, // VLD4LNqWB_fixed_Asm_16 4026 5352U, // VLD4LNqWB_fixed_Asm_32 4027 327912U, // VLD4LNqWB_register_Asm_16 4028 327912U, // VLD4LNqWB_register_Asm_32 4029 286277632U, // VLD4d16 4030 0U, // VLD4d16Pseudo 4031 0U, // VLD4d16Pseudo_UPD 4032 823148544U, // VLD4d16_UPD 4033 286277632U, // VLD4d32 4034 0U, // VLD4d32Pseudo 4035 0U, // VLD4d32Pseudo_UPD 4036 823148544U, // VLD4d32_UPD 4037 286277632U, // VLD4d8 4038 0U, // VLD4d8Pseudo 4039 0U, // VLD4d8Pseudo_UPD 4040 823148544U, // VLD4d8_UPD 4041 67U, // VLD4dAsm_16 4042 67U, // VLD4dAsm_32 4043 67U, // VLD4dAsm_8 4044 211U, // VLD4dWB_fixed_Asm_16 4045 211U, // VLD4dWB_fixed_Asm_32 4046 211U, // VLD4dWB_fixed_Asm_8 4047 265763U, // VLD4dWB_register_Asm_16 4048 265763U, // VLD4dWB_register_Asm_32 4049 265763U, // VLD4dWB_register_Asm_8 4050 286277632U, // VLD4q16 4051 0U, // VLD4q16Pseudo_UPD 4052 823148544U, // VLD4q16_UPD 4053 0U, // VLD4q16oddPseudo 4054 0U, // VLD4q16oddPseudo_UPD 4055 286277632U, // VLD4q32 4056 0U, // VLD4q32Pseudo_UPD 4057 823148544U, // VLD4q32_UPD 4058 0U, // VLD4q32oddPseudo 4059 0U, // VLD4q32oddPseudo_UPD 4060 286277632U, // VLD4q8 4061 0U, // VLD4q8Pseudo_UPD 4062 823148544U, // VLD4q8_UPD 4063 0U, // VLD4q8oddPseudo 4064 0U, // VLD4q8oddPseudo_UPD 4065 0U, // VLD4qAsm_16 4066 0U, // VLD4qAsm_32 4067 0U, // VLD4qAsm_8 4068 4U, // VLD4qWB_fixed_Asm_16 4069 4U, // VLD4qWB_fixed_Asm_32 4070 4U, // VLD4qWB_fixed_Asm_8 4071 1192U, // VLD4qWB_register_Asm_16 4072 1192U, // VLD4qWB_register_Asm_32 4073 1192U, // VLD4qWB_register_Asm_8 4074 65U, // VLDMDDB_UPD 4075 1096U, // VLDMDIA 4076 65U, // VLDMDIA_UPD 4077 0U, // VLDMQIA 4078 65U, // VLDMSDB_UPD 4079 1096U, // VLDMSIA 4080 65U, // VLDMSIA_UPD 4081 280U, // VLDRD 4082 280U, // VLDRS 4083 1048U, // VMAXNMD 4084 1048U, // VMAXNMND 4085 1048U, // VMAXNMNQ 4086 1048U, // VMAXNMS 4087 263712U, // VMAXfd 4088 263712U, // VMAXfq 4089 1048U, // VMAXsv16i8 4090 1048U, // VMAXsv2i32 4091 1048U, // VMAXsv4i16 4092 1048U, // VMAXsv4i32 4093 1048U, // VMAXsv8i16 4094 1048U, // VMAXsv8i8 4095 1048U, // VMAXuv16i8 4096 1048U, // VMAXuv2i32 4097 1048U, // VMAXuv4i16 4098 1048U, // VMAXuv4i32 4099 1048U, // VMAXuv8i16 4100 1048U, // VMAXuv8i8 4101 1048U, // VMINNMD 4102 1048U, // VMINNMND 4103 1048U, // VMINNMNQ 4104 1048U, // VMINNMS 4105 263712U, // VMINfd 4106 263712U, // VMINfq 4107 1048U, // VMINsv16i8 4108 1048U, // VMINsv2i32 4109 1048U, // VMINsv4i16 4110 1048U, // VMINsv4i32 4111 1048U, // VMINsv8i16 4112 1048U, // VMINsv8i8 4113 1048U, // VMINuv16i8 4114 1048U, // VMINuv2i32 4115 1048U, // VMINuv4i16 4116 1048U, // VMINuv4i32 4117 1048U, // VMINuv8i16 4118 1048U, // VMINuv8i8 4119 265763U, // VMLAD 4120 8360U, // VMLALslsv2i32 4121 8360U, // VMLALslsv4i16 4122 8360U, // VMLALsluv2i32 4123 8360U, // VMLALsluv4i16 4124 1192U, // VMLALsv2i64 4125 1192U, // VMLALsv4i32 4126 1192U, // VMLALsv8i16 4127 1192U, // VMLALuv2i64 4128 1192U, // VMLALuv4i32 4129 1192U, // VMLALuv8i16 4130 265763U, // VMLAS 4131 265763U, // VMLAfd 4132 265763U, // VMLAfq 4133 429603U, // VMLAslfd 4134 429603U, // VMLAslfq 4135 8360U, // VMLAslv2i32 4136 8360U, // VMLAslv4i16 4137 8360U, // VMLAslv4i32 4138 8360U, // VMLAslv8i16 4139 1192U, // VMLAv16i8 4140 1192U, // VMLAv2i32 4141 1192U, // VMLAv4i16 4142 1192U, // VMLAv4i32 4143 1192U, // VMLAv8i16 4144 1192U, // VMLAv8i8 4145 265763U, // VMLSD 4146 8360U, // VMLSLslsv2i32 4147 8360U, // VMLSLslsv4i16 4148 8360U, // VMLSLsluv2i32 4149 8360U, // VMLSLsluv4i16 4150 1192U, // VMLSLsv2i64 4151 1192U, // VMLSLsv4i32 4152 1192U, // VMLSLsv8i16 4153 1192U, // VMLSLuv2i64 4154 1192U, // VMLSLuv4i32 4155 1192U, // VMLSLuv8i16 4156 265763U, // VMLSS 4157 265763U, // VMLSfd 4158 265763U, // VMLSfq 4159 429603U, // VMLSslfd 4160 429603U, // VMLSslfq 4161 8360U, // VMLSslv2i32 4162 8360U, // VMLSslv4i16 4163 8360U, // VMLSslv4i32 4164 8360U, // VMLSslv8i16 4165 1192U, // VMLSv16i8 4166 1192U, // VMLSv2i32 4167 1192U, // VMLSv4i16 4168 1192U, // VMLSv4i32 4169 1192U, // VMLSv8i16 4170 1192U, // VMLSv8i8 4171 64U, // VMOVD 4172 0U, // VMOVD0 4173 16384U, // VMOVDRR 4174 0U, // VMOVDcc 4175 0U, // VMOVLsv2i64 4176 0U, // VMOVLsv4i32 4177 0U, // VMOVLsv8i16 4178 0U, // VMOVLuv2i64 4179 0U, // VMOVLuv4i32 4180 0U, // VMOVLuv8i16 4181 0U, // VMOVNv2i32 4182 0U, // VMOVNv4i16 4183 0U, // VMOVNv8i8 4184 0U, // VMOVQ0 4185 16384U, // VMOVRRD 4186 17842176U, // VMOVRRS 4187 1024U, // VMOVRS 4188 64U, // VMOVS 4189 1024U, // VMOVSR 4190 17842176U, // VMOVSRR 4191 0U, // VMOVScc 4192 0U, // VMOVv16i8 4193 0U, // VMOVv1i64 4194 0U, // VMOVv2f32 4195 0U, // VMOVv2i32 4196 0U, // VMOVv2i64 4197 0U, // VMOVv4f32 4198 0U, // VMOVv4i16 4199 0U, // VMOVv4i32 4200 0U, // VMOVv8i16 4201 0U, // VMOVv8i8 4202 4U, // VMRS 4203 5U, // VMRS_FPEXC 4204 5U, // VMRS_FPINST 4205 5U, // VMRS_FPINST2 4206 5U, // VMRS_FPSID 4207 6U, // VMRS_MVFR0 4208 6U, // VMRS_MVFR1 4209 6U, // VMRS_MVFR2 4210 0U, // VMSR 4211 0U, // VMSR_FPEXC 4212 0U, // VMSR_FPINST 4213 0U, // VMSR_FPINST2 4214 0U, // VMSR_FPSID 4215 263712U, // VMULD 4216 1048U, // VMULLp64 4217 0U, // VMULLp8 4218 8728U, // VMULLslsv2i32 4219 8728U, // VMULLslsv4i16 4220 8728U, // VMULLsluv2i32 4221 8728U, // VMULLsluv4i16 4222 1048U, // VMULLsv2i64 4223 1048U, // VMULLsv4i32 4224 1048U, // VMULLsv8i16 4225 1048U, // VMULLuv2i64 4226 1048U, // VMULLuv4i32 4227 1048U, // VMULLuv8i16 4228 263712U, // VMULS 4229 263712U, // VMULfd 4230 263712U, // VMULfq 4231 0U, // VMULpd 4232 0U, // VMULpq 4233 443936U, // VMULslfd 4234 443936U, // VMULslfq 4235 8728U, // VMULslv2i32 4236 8728U, // VMULslv4i16 4237 8728U, // VMULslv4i32 4238 8728U, // VMULslv8i16 4239 1048U, // VMULv16i8 4240 1048U, // VMULv2i32 4241 1048U, // VMULv4i16 4242 1048U, // VMULv4i32 4243 1048U, // VMULv8i16 4244 1048U, // VMULv8i8 4245 1024U, // VMVNd 4246 1024U, // VMVNq 4247 0U, // VMVNv2i32 4248 0U, // VMVNv4i16 4249 0U, // VMVNv4i32 4250 0U, // VMVNv8i16 4251 64U, // VNEGD 4252 64U, // VNEGS 4253 64U, // VNEGf32q 4254 64U, // VNEGfd 4255 0U, // VNEGs16d 4256 0U, // VNEGs16q 4257 0U, // VNEGs32d 4258 0U, // VNEGs32q 4259 0U, // VNEGs8d 4260 0U, // VNEGs8q 4261 265763U, // VNMLAD 4262 265763U, // VNMLAS 4263 265763U, // VNMLSD 4264 265763U, // VNMLSS 4265 263712U, // VNMULD 4266 263712U, // VNMULS 4267 16384U, // VORNd 4268 16384U, // VORNq 4269 16384U, // VORRd 4270 0U, // VORRiv2i32 4271 0U, // VORRiv4i16 4272 0U, // VORRiv4i32 4273 0U, // VORRiv8i16 4274 16384U, // VORRq 4275 0U, // VPADALsv16i8 4276 0U, // VPADALsv2i32 4277 0U, // VPADALsv4i16 4278 0U, // VPADALsv4i32 4279 0U, // VPADALsv8i16 4280 0U, // VPADALsv8i8 4281 0U, // VPADALuv16i8 4282 0U, // VPADALuv2i32 4283 0U, // VPADALuv4i16 4284 0U, // VPADALuv4i32 4285 0U, // VPADALuv8i16 4286 0U, // VPADALuv8i8 4287 0U, // VPADDLsv16i8 4288 0U, // VPADDLsv2i32 4289 0U, // VPADDLsv4i16 4290 0U, // VPADDLsv4i32 4291 0U, // VPADDLsv8i16 4292 0U, // VPADDLsv8i8 4293 0U, // VPADDLuv16i8 4294 0U, // VPADDLuv2i32 4295 0U, // VPADDLuv4i16 4296 0U, // VPADDLuv4i32 4297 0U, // VPADDLuv8i16 4298 0U, // VPADDLuv8i8 4299 263712U, // VPADDf 4300 1048U, // VPADDi16 4301 1048U, // VPADDi32 4302 1048U, // VPADDi8 4303 263712U, // VPMAXf 4304 1048U, // VPMAXs16 4305 1048U, // VPMAXs32 4306 1048U, // VPMAXs8 4307 1048U, // VPMAXu16 4308 1048U, // VPMAXu32 4309 1048U, // VPMAXu8 4310 263712U, // VPMINf 4311 1048U, // VPMINs16 4312 1048U, // VPMINs32 4313 1048U, // VPMINs8 4314 1048U, // VPMINu16 4315 1048U, // VPMINu32 4316 1048U, // VPMINu8 4317 0U, // VQABSv16i8 4318 0U, // VQABSv2i32 4319 0U, // VQABSv4i16 4320 0U, // VQABSv4i32 4321 0U, // VQABSv8i16 4322 0U, // VQABSv8i8 4323 1048U, // VQADDsv16i8 4324 1048U, // VQADDsv1i64 4325 1048U, // VQADDsv2i32 4326 1048U, // VQADDsv2i64 4327 1048U, // VQADDsv4i16 4328 1048U, // VQADDsv4i32 4329 1048U, // VQADDsv8i16 4330 1048U, // VQADDsv8i8 4331 1048U, // VQADDuv16i8 4332 1048U, // VQADDuv1i64 4333 1048U, // VQADDuv2i32 4334 1048U, // VQADDuv2i64 4335 1048U, // VQADDuv4i16 4336 1048U, // VQADDuv4i32 4337 1048U, // VQADDuv8i16 4338 1048U, // VQADDuv8i8 4339 8360U, // VQDMLALslv2i32 4340 8360U, // VQDMLALslv4i16 4341 1192U, // VQDMLALv2i64 4342 1192U, // VQDMLALv4i32 4343 8360U, // VQDMLSLslv2i32 4344 8360U, // VQDMLSLslv4i16 4345 1192U, // VQDMLSLv2i64 4346 1192U, // VQDMLSLv4i32 4347 8728U, // VQDMULHslv2i32 4348 8728U, // VQDMULHslv4i16 4349 8728U, // VQDMULHslv4i32 4350 8728U, // VQDMULHslv8i16 4351 1048U, // VQDMULHv2i32 4352 1048U, // VQDMULHv4i16 4353 1048U, // VQDMULHv4i32 4354 1048U, // VQDMULHv8i16 4355 8728U, // VQDMULLslv2i32 4356 8728U, // VQDMULLslv4i16 4357 1048U, // VQDMULLv2i64 4358 1048U, // VQDMULLv4i32 4359 0U, // VQMOVNsuv2i32 4360 0U, // VQMOVNsuv4i16 4361 0U, // VQMOVNsuv8i8 4362 0U, // VQMOVNsv2i32 4363 0U, // VQMOVNsv4i16 4364 0U, // VQMOVNsv8i8 4365 0U, // VQMOVNuv2i32 4366 0U, // VQMOVNuv4i16 4367 0U, // VQMOVNuv8i8 4368 0U, // VQNEGv16i8 4369 0U, // VQNEGv2i32 4370 0U, // VQNEGv4i16 4371 0U, // VQNEGv4i32 4372 0U, // VQNEGv8i16 4373 0U, // VQNEGv8i8 4374 8728U, // VQRDMULHslv2i32 4375 8728U, // VQRDMULHslv4i16 4376 8728U, // VQRDMULHslv4i32 4377 8728U, // VQRDMULHslv8i16 4378 1048U, // VQRDMULHv2i32 4379 1048U, // VQRDMULHv4i16 4380 1048U, // VQRDMULHv4i32 4381 1048U, // VQRDMULHv8i16 4382 1048U, // VQRSHLsv16i8 4383 1048U, // VQRSHLsv1i64 4384 1048U, // VQRSHLsv2i32 4385 1048U, // VQRSHLsv2i64 4386 1048U, // VQRSHLsv4i16 4387 1048U, // VQRSHLsv4i32 4388 1048U, // VQRSHLsv8i16 4389 1048U, // VQRSHLsv8i8 4390 1048U, // VQRSHLuv16i8 4391 1048U, // VQRSHLuv1i64 4392 1048U, // VQRSHLuv2i32 4393 1048U, // VQRSHLuv2i64 4394 1048U, // VQRSHLuv4i16 4395 1048U, // VQRSHLuv4i32 4396 1048U, // VQRSHLuv8i16 4397 1048U, // VQRSHLuv8i8 4398 1048U, // VQRSHRNsv2i32 4399 1048U, // VQRSHRNsv4i16 4400 1048U, // VQRSHRNsv8i8 4401 1048U, // VQRSHRNuv2i32 4402 1048U, // VQRSHRNuv4i16 4403 1048U, // VQRSHRNuv8i8 4404 1048U, // VQRSHRUNv2i32 4405 1048U, // VQRSHRUNv4i16 4406 1048U, // VQRSHRUNv8i8 4407 1048U, // VQSHLsiv16i8 4408 1048U, // VQSHLsiv1i64 4409 1048U, // VQSHLsiv2i32 4410 1048U, // VQSHLsiv2i64 4411 1048U, // VQSHLsiv4i16 4412 1048U, // VQSHLsiv4i32 4413 1048U, // VQSHLsiv8i16 4414 1048U, // VQSHLsiv8i8 4415 1048U, // VQSHLsuv16i8 4416 1048U, // VQSHLsuv1i64 4417 1048U, // VQSHLsuv2i32 4418 1048U, // VQSHLsuv2i64 4419 1048U, // VQSHLsuv4i16 4420 1048U, // VQSHLsuv4i32 4421 1048U, // VQSHLsuv8i16 4422 1048U, // VQSHLsuv8i8 4423 1048U, // VQSHLsv16i8 4424 1048U, // VQSHLsv1i64 4425 1048U, // VQSHLsv2i32 4426 1048U, // VQSHLsv2i64 4427 1048U, // VQSHLsv4i16 4428 1048U, // VQSHLsv4i32 4429 1048U, // VQSHLsv8i16 4430 1048U, // VQSHLsv8i8 4431 1048U, // VQSHLuiv16i8 4432 1048U, // VQSHLuiv1i64 4433 1048U, // VQSHLuiv2i32 4434 1048U, // VQSHLuiv2i64 4435 1048U, // VQSHLuiv4i16 4436 1048U, // VQSHLuiv4i32 4437 1048U, // VQSHLuiv8i16 4438 1048U, // VQSHLuiv8i8 4439 1048U, // VQSHLuv16i8 4440 1048U, // VQSHLuv1i64 4441 1048U, // VQSHLuv2i32 4442 1048U, // VQSHLuv2i64 4443 1048U, // VQSHLuv4i16 4444 1048U, // VQSHLuv4i32 4445 1048U, // VQSHLuv8i16 4446 1048U, // VQSHLuv8i8 4447 1048U, // VQSHRNsv2i32 4448 1048U, // VQSHRNsv4i16 4449 1048U, // VQSHRNsv8i8 4450 1048U, // VQSHRNuv2i32 4451 1048U, // VQSHRNuv4i16 4452 1048U, // VQSHRNuv8i8 4453 1048U, // VQSHRUNv2i32 4454 1048U, // VQSHRUNv4i16 4455 1048U, // VQSHRUNv8i8 4456 1048U, // VQSUBsv16i8 4457 1048U, // VQSUBsv1i64 4458 1048U, // VQSUBsv2i32 4459 1048U, // VQSUBsv2i64 4460 1048U, // VQSUBsv4i16 4461 1048U, // VQSUBsv4i32 4462 1048U, // VQSUBsv8i16 4463 1048U, // VQSUBsv8i8 4464 1048U, // VQSUBuv16i8 4465 1048U, // VQSUBuv1i64 4466 1048U, // VQSUBuv2i32 4467 1048U, // VQSUBuv2i64 4468 1048U, // VQSUBuv4i16 4469 1048U, // VQSUBuv4i32 4470 1048U, // VQSUBuv8i16 4471 1048U, // VQSUBuv8i8 4472 1048U, // VRADDHNv2i32 4473 1048U, // VRADDHNv4i16 4474 1048U, // VRADDHNv8i8 4475 0U, // VRECPEd 4476 64U, // VRECPEfd 4477 64U, // VRECPEfq 4478 0U, // VRECPEq 4479 263712U, // VRECPSfd 4480 263712U, // VRECPSfq 4481 1024U, // VREV16d8 4482 1024U, // VREV16q8 4483 1024U, // VREV32d16 4484 1024U, // VREV32d8 4485 1024U, // VREV32q16 4486 1024U, // VREV32q8 4487 1024U, // VREV64d16 4488 1024U, // VREV64d32 4489 1024U, // VREV64d8 4490 1024U, // VREV64q16 4491 1024U, // VREV64q32 4492 1024U, // VREV64q8 4493 1048U, // VRHADDsv16i8 4494 1048U, // VRHADDsv2i32 4495 1048U, // VRHADDsv4i16 4496 1048U, // VRHADDsv4i32 4497 1048U, // VRHADDsv8i16 4498 1048U, // VRHADDsv8i8 4499 1048U, // VRHADDuv16i8 4500 1048U, // VRHADDuv2i32 4501 1048U, // VRHADDuv4i16 4502 1048U, // VRHADDuv4i32 4503 1048U, // VRHADDuv8i16 4504 1048U, // VRHADDuv8i8 4505 0U, // VRINTAD 4506 0U, // VRINTAND 4507 0U, // VRINTANQ 4508 0U, // VRINTAS 4509 0U, // VRINTMD 4510 0U, // VRINTMND 4511 0U, // VRINTMNQ 4512 0U, // VRINTMS 4513 0U, // VRINTND 4514 0U, // VRINTNND 4515 0U, // VRINTNNQ 4516 0U, // VRINTNS 4517 0U, // VRINTPD 4518 0U, // VRINTPND 4519 0U, // VRINTPNQ 4520 0U, // VRINTPS 4521 64U, // VRINTRD 4522 64U, // VRINTRS 4523 64U, // VRINTXD 4524 0U, // VRINTXND 4525 0U, // VRINTXNQ 4526 64U, // VRINTXS 4527 64U, // VRINTZD 4528 0U, // VRINTZND 4529 0U, // VRINTZNQ 4530 64U, // VRINTZS 4531 1048U, // VRSHLsv16i8 4532 1048U, // VRSHLsv1i64 4533 1048U, // VRSHLsv2i32 4534 1048U, // VRSHLsv2i64 4535 1048U, // VRSHLsv4i16 4536 1048U, // VRSHLsv4i32 4537 1048U, // VRSHLsv8i16 4538 1048U, // VRSHLsv8i8 4539 1048U, // VRSHLuv16i8 4540 1048U, // VRSHLuv1i64 4541 1048U, // VRSHLuv2i32 4542 1048U, // VRSHLuv2i64 4543 1048U, // VRSHLuv4i16 4544 1048U, // VRSHLuv4i32 4545 1048U, // VRSHLuv8i16 4546 1048U, // VRSHLuv8i8 4547 1048U, // VRSHRNv2i32 4548 1048U, // VRSHRNv4i16 4549 1048U, // VRSHRNv8i8 4550 1048U, // VRSHRsv16i8 4551 1048U, // VRSHRsv1i64 4552 1048U, // VRSHRsv2i32 4553 1048U, // VRSHRsv2i64 4554 1048U, // VRSHRsv4i16 4555 1048U, // VRSHRsv4i32 4556 1048U, // VRSHRsv8i16 4557 1048U, // VRSHRsv8i8 4558 1048U, // VRSHRuv16i8 4559 1048U, // VRSHRuv1i64 4560 1048U, // VRSHRuv2i32 4561 1048U, // VRSHRuv2i64 4562 1048U, // VRSHRuv4i16 4563 1048U, // VRSHRuv4i32 4564 1048U, // VRSHRuv8i16 4565 1048U, // VRSHRuv8i8 4566 0U, // VRSQRTEd 4567 64U, // VRSQRTEfd 4568 64U, // VRSQRTEfq 4569 0U, // VRSQRTEq 4570 263712U, // VRSQRTSfd 4571 263712U, // VRSQRTSfq 4572 1192U, // VRSRAsv16i8 4573 1192U, // VRSRAsv1i64 4574 1192U, // VRSRAsv2i32 4575 1192U, // VRSRAsv2i64 4576 1192U, // VRSRAsv4i16 4577 1192U, // VRSRAsv4i32 4578 1192U, // VRSRAsv8i16 4579 1192U, // VRSRAsv8i8 4580 1192U, // VRSRAuv16i8 4581 1192U, // VRSRAuv1i64 4582 1192U, // VRSRAuv2i32 4583 1192U, // VRSRAuv2i64 4584 1192U, // VRSRAuv4i16 4585 1192U, // VRSRAuv4i32 4586 1192U, // VRSRAuv8i16 4587 1192U, // VRSRAuv8i8 4588 1048U, // VRSUBHNv2i32 4589 1048U, // VRSUBHNv4i16 4590 1048U, // VRSUBHNv8i8 4591 1048U, // VSELEQD 4592 1048U, // VSELEQS 4593 1048U, // VSELGED 4594 1048U, // VSELGES 4595 1048U, // VSELGTD 4596 1048U, // VSELGTS 4597 1048U, // VSELVSD 4598 1048U, // VSELVSS 4599 6U, // VSETLNi16 4600 6U, // VSETLNi32 4601 6U, // VSETLNi8 4602 1048U, // VSHLLi16 4603 1048U, // VSHLLi32 4604 1048U, // VSHLLi8 4605 1048U, // VSHLLsv2i64 4606 1048U, // VSHLLsv4i32 4607 1048U, // VSHLLsv8i16 4608 1048U, // VSHLLuv2i64 4609 1048U, // VSHLLuv4i32 4610 1048U, // VSHLLuv8i16 4611 1048U, // VSHLiv16i8 4612 1048U, // VSHLiv1i64 4613 1048U, // VSHLiv2i32 4614 1048U, // VSHLiv2i64 4615 1048U, // VSHLiv4i16 4616 1048U, // VSHLiv4i32 4617 1048U, // VSHLiv8i16 4618 1048U, // VSHLiv8i8 4619 1048U, // VSHLsv16i8 4620 1048U, // VSHLsv1i64 4621 1048U, // VSHLsv2i32 4622 1048U, // VSHLsv2i64 4623 1048U, // VSHLsv4i16 4624 1048U, // VSHLsv4i32 4625 1048U, // VSHLsv8i16 4626 1048U, // VSHLsv8i8 4627 1048U, // VSHLuv16i8 4628 1048U, // VSHLuv1i64 4629 1048U, // VSHLuv2i32 4630 1048U, // VSHLuv2i64 4631 1048U, // VSHLuv4i16 4632 1048U, // VSHLuv4i32 4633 1048U, // VSHLuv8i16 4634 1048U, // VSHLuv8i8 4635 1048U, // VSHRNv2i32 4636 1048U, // VSHRNv4i16 4637 1048U, // VSHRNv8i8 4638 1048U, // VSHRsv16i8 4639 1048U, // VSHRsv1i64 4640 1048U, // VSHRsv2i32 4641 1048U, // VSHRsv2i64 4642 1048U, // VSHRsv4i16 4643 1048U, // VSHRsv4i32 4644 1048U, // VSHRsv8i16 4645 1048U, // VSHRsv8i8 4646 1048U, // VSHRuv16i8 4647 1048U, // VSHRuv1i64 4648 1048U, // VSHRuv2i32 4649 1048U, // VSHRuv2i64 4650 1048U, // VSHRuv4i16 4651 1048U, // VSHRuv4i32 4652 1048U, // VSHRuv8i16 4653 1048U, // VSHRuv8i8 4654 0U, // VSHTOD 4655 0U, // VSHTOS 4656 0U, // VSITOD 4657 0U, // VSITOS 4658 278552U, // VSLIv16i8 4659 278552U, // VSLIv1i64 4660 278552U, // VSLIv2i32 4661 278552U, // VSLIv2i64 4662 278552U, // VSLIv4i16 4663 278552U, // VSLIv4i32 4664 278552U, // VSLIv8i16 4665 278552U, // VSLIv8i8 4666 7U, // VSLTOD 4667 7U, // VSLTOS 4668 64U, // VSQRTD 4669 64U, // VSQRTS 4670 1192U, // VSRAsv16i8 4671 1192U, // VSRAsv1i64 4672 1192U, // VSRAsv2i32 4673 1192U, // VSRAsv2i64 4674 1192U, // VSRAsv4i16 4675 1192U, // VSRAsv4i32 4676 1192U, // VSRAsv8i16 4677 1192U, // VSRAsv8i8 4678 1192U, // VSRAuv16i8 4679 1192U, // VSRAuv1i64 4680 1192U, // VSRAuv2i32 4681 1192U, // VSRAuv2i64 4682 1192U, // VSRAuv4i16 4683 1192U, // VSRAuv4i32 4684 1192U, // VSRAuv8i16 4685 1192U, // VSRAuv8i8 4686 278552U, // VSRIv16i8 4687 278552U, // VSRIv1i64 4688 278552U, // VSRIv2i32 4689 278552U, // VSRIv2i64 4690 278552U, // VSRIv4i16 4691 278552U, // VSRIv4i32 4692 278552U, // VSRIv8i16 4693 278552U, // VSRIv8i8 4694 292U, // VST1LNd16 4695 10785580U, // VST1LNd16_UPD 4696 292U, // VST1LNd32 4697 10785580U, // VST1LNd32_UPD 4698 292U, // VST1LNd8 4699 10785580U, // VST1LNd8_UPD 4700 1256U, // VST1LNdAsm_16 4701 1256U, // VST1LNdAsm_32 4702 1256U, // VST1LNdAsm_8 4703 5352U, // VST1LNdWB_fixed_Asm_16 4704 5352U, // VST1LNdWB_fixed_Asm_32 4705 5352U, // VST1LNdWB_fixed_Asm_8 4706 327912U, // VST1LNdWB_register_Asm_16 4707 327912U, // VST1LNdWB_register_Asm_32 4708 327912U, // VST1LNdWB_register_Asm_8 4709 0U, // VST1LNq16Pseudo 4710 0U, // VST1LNq16Pseudo_UPD 4711 0U, // VST1LNq32Pseudo 4712 0U, // VST1LNq32Pseudo_UPD 4713 0U, // VST1LNq8Pseudo 4714 0U, // VST1LNq8Pseudo_UPD 4715 0U, // VST1d16 4716 0U, // VST1d16Q 4717 0U, // VST1d16Qwb_fixed 4718 0U, // VST1d16Qwb_register 4719 0U, // VST1d16T 4720 0U, // VST1d16Twb_fixed 4721 0U, // VST1d16Twb_register 4722 0U, // VST1d16wb_fixed 4723 0U, // VST1d16wb_register 4724 0U, // VST1d32 4725 0U, // VST1d32Q 4726 0U, // VST1d32Qwb_fixed 4727 0U, // VST1d32Qwb_register 4728 0U, // VST1d32T 4729 0U, // VST1d32Twb_fixed 4730 0U, // VST1d32Twb_register 4731 0U, // VST1d32wb_fixed 4732 0U, // VST1d32wb_register 4733 0U, // VST1d64 4734 0U, // VST1d64Q 4735 0U, // VST1d64QPseudo 4736 0U, // VST1d64QPseudoWB_fixed 4737 0U, // VST1d64QPseudoWB_register 4738 0U, // VST1d64Qwb_fixed 4739 0U, // VST1d64Qwb_register 4740 0U, // VST1d64T 4741 0U, // VST1d64TPseudo 4742 0U, // VST1d64TPseudoWB_fixed 4743 0U, // VST1d64TPseudoWB_register 4744 0U, // VST1d64Twb_fixed 4745 0U, // VST1d64Twb_register 4746 0U, // VST1d64wb_fixed 4747 0U, // VST1d64wb_register 4748 0U, // VST1d8 4749 0U, // VST1d8Q 4750 0U, // VST1d8Qwb_fixed 4751 0U, // VST1d8Qwb_register 4752 0U, // VST1d8T 4753 0U, // VST1d8Twb_fixed 4754 0U, // VST1d8Twb_register 4755 0U, // VST1d8wb_fixed 4756 0U, // VST1d8wb_register 4757 0U, // VST1q16 4758 0U, // VST1q16wb_fixed 4759 0U, // VST1q16wb_register 4760 0U, // VST1q32 4761 0U, // VST1q32wb_fixed 4762 0U, // VST1q32wb_register 4763 0U, // VST1q64 4764 0U, // VST1q64wb_fixed 4765 0U, // VST1q64wb_register 4766 0U, // VST1q8 4767 0U, // VST1q8wb_fixed 4768 0U, // VST1q8wb_register 4769 110384860U, // VST2LNd16 4770 0U, // VST2LNd16Pseudo 4771 0U, // VST2LNd16Pseudo_UPD 4772 464612U, // VST2LNd16_UPD 4773 110384860U, // VST2LNd32 4774 0U, // VST2LNd32Pseudo 4775 0U, // VST2LNd32Pseudo_UPD 4776 464612U, // VST2LNd32_UPD 4777 110384860U, // VST2LNd8 4778 0U, // VST2LNd8Pseudo 4779 0U, // VST2LNd8Pseudo_UPD 4780 464612U, // VST2LNd8_UPD 4781 1256U, // VST2LNdAsm_16 4782 1256U, // VST2LNdAsm_32 4783 1256U, // VST2LNdAsm_8 4784 5352U, // VST2LNdWB_fixed_Asm_16 4785 5352U, // VST2LNdWB_fixed_Asm_32 4786 5352U, // VST2LNdWB_fixed_Asm_8 4787 327912U, // VST2LNdWB_register_Asm_16 4788 327912U, // VST2LNdWB_register_Asm_32 4789 327912U, // VST2LNdWB_register_Asm_8 4790 110384860U, // VST2LNq16 4791 0U, // VST2LNq16Pseudo 4792 0U, // VST2LNq16Pseudo_UPD 4793 464612U, // VST2LNq16_UPD 4794 110384860U, // VST2LNq32 4795 0U, // VST2LNq32Pseudo 4796 0U, // VST2LNq32Pseudo_UPD 4797 464612U, // VST2LNq32_UPD 4798 1256U, // VST2LNqAsm_16 4799 1256U, // VST2LNqAsm_32 4800 5352U, // VST2LNqWB_fixed_Asm_16 4801 5352U, // VST2LNqWB_fixed_Asm_32 4802 327912U, // VST2LNqWB_register_Asm_16 4803 327912U, // VST2LNqWB_register_Asm_32 4804 0U, // VST2b16 4805 0U, // VST2b16wb_fixed 4806 0U, // VST2b16wb_register 4807 0U, // VST2b32 4808 0U, // VST2b32wb_fixed 4809 0U, // VST2b32wb_register 4810 0U, // VST2b8 4811 0U, // VST2b8wb_fixed 4812 0U, // VST2b8wb_register 4813 0U, // VST2d16 4814 0U, // VST2d16wb_fixed 4815 0U, // VST2d16wb_register 4816 0U, // VST2d32 4817 0U, // VST2d32wb_fixed 4818 0U, // VST2d32wb_register 4819 0U, // VST2d8 4820 0U, // VST2d8wb_fixed 4821 0U, // VST2d8wb_register 4822 0U, // VST2q16 4823 0U, // VST2q16Pseudo 4824 0U, // VST2q16PseudoWB_fixed 4825 0U, // VST2q16PseudoWB_register 4826 0U, // VST2q16wb_fixed 4827 0U, // VST2q16wb_register 4828 0U, // VST2q32 4829 0U, // VST2q32Pseudo 4830 0U, // VST2q32PseudoWB_fixed 4831 0U, // VST2q32PseudoWB_register 4832 0U, // VST2q32wb_fixed 4833 0U, // VST2q32wb_register 4834 0U, // VST2q8 4835 0U, // VST2q8Pseudo 4836 0U, // VST2q8PseudoWB_fixed 4837 0U, // VST2q8PseudoWB_register 4838 0U, // VST2q8wb_fixed 4839 0U, // VST2q8wb_register 4840 127162156U, // VST3LNd16 4841 0U, // VST3LNd16Pseudo 4842 0U, // VST3LNd16Pseudo_UPD 4843 308U, // VST3LNd16_UPD 4844 127162156U, // VST3LNd32 4845 0U, // VST3LNd32Pseudo 4846 0U, // VST3LNd32Pseudo_UPD 4847 308U, // VST3LNd32_UPD 4848 127162156U, // VST3LNd8 4849 0U, // VST3LNd8Pseudo 4850 0U, // VST3LNd8Pseudo_UPD 4851 308U, // VST3LNd8_UPD 4852 1256U, // VST3LNdAsm_16 4853 1256U, // VST3LNdAsm_32 4854 1256U, // VST3LNdAsm_8 4855 5352U, // VST3LNdWB_fixed_Asm_16 4856 5352U, // VST3LNdWB_fixed_Asm_32 4857 5352U, // VST3LNdWB_fixed_Asm_8 4858 327912U, // VST3LNdWB_register_Asm_16 4859 327912U, // VST3LNdWB_register_Asm_32 4860 327912U, // VST3LNdWB_register_Asm_8 4861 127162156U, // VST3LNq16 4862 0U, // VST3LNq16Pseudo 4863 0U, // VST3LNq16Pseudo_UPD 4864 308U, // VST3LNq16_UPD 4865 127162156U, // VST3LNq32 4866 0U, // VST3LNq32Pseudo 4867 0U, // VST3LNq32Pseudo_UPD 4868 308U, // VST3LNq32_UPD 4869 1256U, // VST3LNqAsm_16 4870 1256U, // VST3LNqAsm_32 4871 5352U, // VST3LNqWB_fixed_Asm_16 4872 5352U, // VST3LNqWB_fixed_Asm_32 4873 327912U, // VST3LNqWB_register_Asm_16 4874 327912U, // VST3LNqWB_register_Asm_32 4875 142934184U, // VST3d16 4876 0U, // VST3d16Pseudo 4877 0U, // VST3d16Pseudo_UPD 4878 9528U, // VST3d16_UPD 4879 142934184U, // VST3d32 4880 0U, // VST3d32Pseudo 4881 0U, // VST3d32Pseudo_UPD 4882 9528U, // VST3d32_UPD 4883 142934184U, // VST3d8 4884 0U, // VST3d8Pseudo 4885 0U, // VST3d8Pseudo_UPD 4886 9528U, // VST3d8_UPD 4887 67U, // VST3dAsm_16 4888 67U, // VST3dAsm_32 4889 67U, // VST3dAsm_8 4890 211U, // VST3dWB_fixed_Asm_16 4891 211U, // VST3dWB_fixed_Asm_32 4892 211U, // VST3dWB_fixed_Asm_8 4893 265763U, // VST3dWB_register_Asm_16 4894 265763U, // VST3dWB_register_Asm_32 4895 265763U, // VST3dWB_register_Asm_8 4896 142934184U, // VST3q16 4897 0U, // VST3q16Pseudo_UPD 4898 9528U, // VST3q16_UPD 4899 0U, // VST3q16oddPseudo 4900 0U, // VST3q16oddPseudo_UPD 4901 142934184U, // VST3q32 4902 0U, // VST3q32Pseudo_UPD 4903 9528U, // VST3q32_UPD 4904 0U, // VST3q32oddPseudo 4905 0U, // VST3q32oddPseudo_UPD 4906 142934184U, // VST3q8 4907 0U, // VST3q8Pseudo_UPD 4908 9528U, // VST3q8_UPD 4909 0U, // VST3q8oddPseudo 4910 0U, // VST3q8oddPseudo_UPD 4911 0U, // VST3qAsm_16 4912 0U, // VST3qAsm_32 4913 0U, // VST3qAsm_8 4914 4U, // VST3qWB_fixed_Asm_16 4915 4U, // VST3qWB_fixed_Asm_32 4916 4U, // VST3qWB_fixed_Asm_8 4917 1192U, // VST3qWB_register_Asm_16 4918 1192U, // VST3qWB_register_Asm_32 4919 1192U, // VST3qWB_register_Asm_8 4920 160716516U, // VST4LNd16 4921 0U, // VST4LNd16Pseudo 4922 0U, // VST4LNd16Pseudo_UPD 4923 9972U, // VST4LNd16_UPD 4924 160716516U, // VST4LNd32 4925 0U, // VST4LNd32Pseudo 4926 0U, // VST4LNd32Pseudo_UPD 4927 9972U, // VST4LNd32_UPD 4928 160716516U, // VST4LNd8 4929 0U, // VST4LNd8Pseudo 4930 0U, // VST4LNd8Pseudo_UPD 4931 9972U, // VST4LNd8_UPD 4932 1256U, // VST4LNdAsm_16 4933 1256U, // VST4LNdAsm_32 4934 1256U, // VST4LNdAsm_8 4935 5352U, // VST4LNdWB_fixed_Asm_16 4936 5352U, // VST4LNdWB_fixed_Asm_32 4937 5352U, // VST4LNdWB_fixed_Asm_8 4938 327912U, // VST4LNdWB_register_Asm_16 4939 327912U, // VST4LNdWB_register_Asm_32 4940 327912U, // VST4LNdWB_register_Asm_8 4941 160716516U, // VST4LNq16 4942 0U, // VST4LNq16Pseudo 4943 0U, // VST4LNq16Pseudo_UPD 4944 9972U, // VST4LNq16_UPD 4945 160716516U, // VST4LNq32 4946 0U, // VST4LNq32Pseudo 4947 0U, // VST4LNq32Pseudo_UPD 4948 9972U, // VST4LNq32_UPD 4949 1256U, // VST4LNqAsm_16 4950 1256U, // VST4LNqAsm_32 4951 5352U, // VST4LNqWB_fixed_Asm_16 4952 5352U, // VST4LNqWB_fixed_Asm_32 4953 327912U, // VST4LNqWB_register_Asm_16 4954 327912U, // VST4LNqWB_register_Asm_32 4955 169148584U, // VST4d16 4956 0U, // VST4d16Pseudo 4957 0U, // VST4d16Pseudo_UPD 4958 475448U, // VST4d16_UPD 4959 169148584U, // VST4d32 4960 0U, // VST4d32Pseudo 4961 0U, // VST4d32Pseudo_UPD 4962 475448U, // VST4d32_UPD 4963 169148584U, // VST4d8 4964 0U, // VST4d8Pseudo 4965 0U, // VST4d8Pseudo_UPD 4966 475448U, // VST4d8_UPD 4967 67U, // VST4dAsm_16 4968 67U, // VST4dAsm_32 4969 67U, // VST4dAsm_8 4970 211U, // VST4dWB_fixed_Asm_16 4971 211U, // VST4dWB_fixed_Asm_32 4972 211U, // VST4dWB_fixed_Asm_8 4973 265763U, // VST4dWB_register_Asm_16 4974 265763U, // VST4dWB_register_Asm_32 4975 265763U, // VST4dWB_register_Asm_8 4976 169148584U, // VST4q16 4977 0U, // VST4q16Pseudo_UPD 4978 475448U, // VST4q16_UPD 4979 0U, // VST4q16oddPseudo 4980 0U, // VST4q16oddPseudo_UPD 4981 169148584U, // VST4q32 4982 0U, // VST4q32Pseudo_UPD 4983 475448U, // VST4q32_UPD 4984 0U, // VST4q32oddPseudo 4985 0U, // VST4q32oddPseudo_UPD 4986 169148584U, // VST4q8 4987 0U, // VST4q8Pseudo_UPD 4988 475448U, // VST4q8_UPD 4989 0U, // VST4q8oddPseudo 4990 0U, // VST4q8oddPseudo_UPD 4991 0U, // VST4qAsm_16 4992 0U, // VST4qAsm_32 4993 0U, // VST4qAsm_8 4994 4U, // VST4qWB_fixed_Asm_16 4995 4U, // VST4qWB_fixed_Asm_32 4996 4U, // VST4qWB_fixed_Asm_8 4997 1192U, // VST4qWB_register_Asm_16 4998 1192U, // VST4qWB_register_Asm_32 4999 1192U, // VST4qWB_register_Asm_8 5000 65U, // VSTMDDB_UPD 5001 1096U, // VSTMDIA 5002 65U, // VSTMDIA_UPD 5003 0U, // VSTMQIA 5004 65U, // VSTMSDB_UPD 5005 1096U, // VSTMSIA 5006 65U, // VSTMSIA_UPD 5007 280U, // VSTRD 5008 280U, // VSTRS 5009 263712U, // VSUBD 5010 1048U, // VSUBHNv2i32 5011 1048U, // VSUBHNv4i16 5012 1048U, // VSUBHNv8i8 5013 1048U, // VSUBLsv2i64 5014 1048U, // VSUBLsv4i32 5015 1048U, // VSUBLsv8i16 5016 1048U, // VSUBLuv2i64 5017 1048U, // VSUBLuv4i32 5018 1048U, // VSUBLuv8i16 5019 263712U, // VSUBS 5020 1048U, // VSUBWsv2i64 5021 1048U, // VSUBWsv4i32 5022 1048U, // VSUBWsv8i16 5023 1048U, // VSUBWuv2i64 5024 1048U, // VSUBWuv4i32 5025 1048U, // VSUBWuv8i16 5026 263712U, // VSUBfd 5027 263712U, // VSUBfq 5028 1048U, // VSUBv16i8 5029 1048U, // VSUBv1i64 5030 1048U, // VSUBv2i32 5031 1048U, // VSUBv2i64 5032 1048U, // VSUBv4i16 5033 1048U, // VSUBv4i32 5034 1048U, // VSUBv8i16 5035 1048U, // VSUBv8i8 5036 1024U, // VSWPd 5037 1024U, // VSWPq 5038 320U, // VTBL1 5039 328U, // VTBL2 5040 336U, // VTBL3 5041 0U, // VTBL3Pseudo 5042 344U, // VTBL4 5043 0U, // VTBL4Pseudo 5044 352U, // VTBX1 5045 360U, // VTBX2 5046 368U, // VTBX3 5047 0U, // VTBX3Pseudo 5048 376U, // VTBX4 5049 0U, // VTBX4Pseudo 5050 0U, // VTOSHD 5051 0U, // VTOSHS 5052 0U, // VTOSIRD 5053 0U, // VTOSIRS 5054 0U, // VTOSIZD 5055 0U, // VTOSIZS 5056 7U, // VTOSLD 5057 7U, // VTOSLS 5058 0U, // VTOUHD 5059 0U, // VTOUHS 5060 0U, // VTOUIRD 5061 0U, // VTOUIRS 5062 0U, // VTOUIZD 5063 0U, // VTOUIZS 5064 7U, // VTOULD 5065 7U, // VTOULS 5066 1024U, // VTRNd16 5067 1024U, // VTRNd32 5068 1024U, // VTRNd8 5069 1024U, // VTRNq16 5070 1024U, // VTRNq32 5071 1024U, // VTRNq8 5072 16384U, // VTSTv16i8 5073 16384U, // VTSTv2i32 5074 16384U, // VTSTv4i16 5075 16384U, // VTSTv4i32 5076 16384U, // VTSTv8i16 5077 16384U, // VTSTv8i8 5078 0U, // VUHTOD 5079 0U, // VUHTOS 5080 0U, // VUITOD 5081 0U, // VUITOS 5082 7U, // VULTOD 5083 7U, // VULTOS 5084 1024U, // VUZPd16 5085 1024U, // VUZPd8 5086 1024U, // VUZPq16 5087 1024U, // VUZPq32 5088 1024U, // VUZPq8 5089 1024U, // VZIPd16 5090 1024U, // VZIPd8 5091 1024U, // VZIPq16 5092 1024U, // VZIPq32 5093 1024U, // VZIPq8 5094 0U, // WIN__CHKSTK 5095 10312U, // sysLDMDA 5096 385U, // sysLDMDA_UPD 5097 10312U, // sysLDMDB 5098 385U, // sysLDMDB_UPD 5099 10312U, // sysLDMIA 5100 385U, // sysLDMIA_UPD 5101 10312U, // sysLDMIB 5102 385U, // sysLDMIB_UPD 5103 10312U, // sysSTMDA 5104 385U, // sysSTMDA_UPD 5105 10312U, // sysSTMDB 5106 385U, // sysSTMDB_UPD 5107 10312U, // sysSTMIA 5108 385U, // sysSTMIA_UPD 5109 10312U, // sysSTMIB 5110 385U, // sysSTMIB_UPD 5111 0U, // t2ABS 5112 16384U, // t2ADCri 5113 16384U, // t2ADCrr 5114 491520U, // t2ADCrs 5115 0U, // t2ADDSri 5116 0U, // t2ADDSrr 5117 0U, // t2ADDSrs 5118 16384U, // t2ADDri 5119 16384U, // t2ADDri12 5120 16384U, // t2ADDrr 5121 491520U, // t2ADDrs 5122 8U, // t2ADR 5123 16384U, // t2ANDri 5124 16384U, // t2ANDrr 5125 491520U, // t2ANDrs 5126 507904U, // t2ASRri 5127 16384U, // t2ASRrr 5128 0U, // t2B 5129 16U, // t2BFC 5130 49176U, // t2BFI 5131 16384U, // t2BICri 5132 16384U, // t2BICrr 5133 491520U, // t2BICrs 5134 0U, // t2BR_JT 5135 0U, // t2BXJ 5136 0U, // t2Bcc 5137 544U, // t2CDP 5138 544U, // t2CDP2 5139 0U, // t2CLREX 5140 1024U, // t2CLZ 5141 1024U, // t2CMNri 5142 1024U, // t2CMNzrr 5143 392U, // t2CMNzrs 5144 1024U, // t2CMPri 5145 1024U, // t2CMPrr 5146 392U, // t2CMPrs 5147 0U, // t2CPS1p 5148 0U, // t2CPS2p 5149 1048U, // t2CPS3p 5150 1048U, // t2CRC32B 5151 1048U, // t2CRC32CB 5152 1048U, // t2CRC32CH 5153 1048U, // t2CRC32CW 5154 1048U, // t2CRC32H 5155 1048U, // t2CRC32W 5156 0U, // t2DBG 5157 0U, // t2DCPS1 5158 0U, // t2DCPS2 5159 0U, // t2DCPS3 5160 0U, // t2DMB 5161 0U, // t2DSB 5162 16384U, // t2EORri 5163 16384U, // t2EORrr 5164 491520U, // t2EORrs 5165 0U, // t2HINT 5166 0U, // t2HVC 5167 0U, // t2ISB 5168 0U, // t2IT 5169 0U, // t2Int_eh_sjlj_setjmp 5170 0U, // t2Int_eh_sjlj_setjmp_nofp 5171 80U, // t2LDA 5172 80U, // t2LDAB 5173 80U, // t2LDAEX 5174 80U, // t2LDAEXB 5175 245760U, // t2LDAEXD 5176 80U, // t2LDAEXH 5177 80U, // t2LDAH 5178 89U, // t2LDC2L_OFFSET 5179 65633U, // t2LDC2L_OPTION 5180 82017U, // t2LDC2L_POST 5181 105U, // t2LDC2L_PRE 5182 89U, // t2LDC2_OFFSET 5183 65633U, // t2LDC2_OPTION 5184 82017U, // t2LDC2_POST 5185 105U, // t2LDC2_PRE 5186 89U, // t2LDCL_OFFSET 5187 65633U, // t2LDCL_OPTION 5188 82017U, // t2LDCL_POST 5189 105U, // t2LDCL_PRE 5190 89U, // t2LDC_OFFSET 5191 65633U, // t2LDC_OPTION 5192 82017U, // t2LDC_POST 5193 105U, // t2LDC_PRE 5194 1096U, // t2LDMDB 5195 65U, // t2LDMDB_UPD 5196 1096U, // t2LDMIA 5197 0U, // t2LDMIA_RET 5198 65U, // t2LDMIA_UPD 5199 400U, // t2LDRBT 5200 10848U, // t2LDRB_POST 5201 408U, // t2LDRB_PRE 5202 128U, // t2LDRBi12 5203 400U, // t2LDRBi8 5204 416U, // t2LDRBpci 5205 1024U, // t2LDRBpcrel 5206 424U, // t2LDRBs 5207 11665408U, // t2LDRD_POST 5208 524288U, // t2LDRD_PRE 5209 540672U, // t2LDRDi8 5210 432U, // t2LDREX 5211 80U, // t2LDREXB 5212 245760U, // t2LDREXD 5213 80U, // t2LDREXH 5214 400U, // t2LDRHT 5215 10848U, // t2LDRH_POST 5216 408U, // t2LDRH_PRE 5217 128U, // t2LDRHi12 5218 400U, // t2LDRHi8 5219 416U, // t2LDRHpci 5220 1024U, // t2LDRHpcrel 5221 424U, // t2LDRHs 5222 400U, // t2LDRSBT 5223 10848U, // t2LDRSB_POST 5224 408U, // t2LDRSB_PRE 5225 128U, // t2LDRSBi12 5226 400U, // t2LDRSBi8 5227 416U, // t2LDRSBpci 5228 1024U, // t2LDRSBpcrel 5229 424U, // t2LDRSBs 5230 400U, // t2LDRSHT 5231 10848U, // t2LDRSH_POST 5232 408U, // t2LDRSH_PRE 5233 128U, // t2LDRSHi12 5234 400U, // t2LDRSHi8 5235 416U, // t2LDRSHpci 5236 1024U, // t2LDRSHpcrel 5237 424U, // t2LDRSHs 5238 400U, // t2LDRT 5239 10848U, // t2LDR_POST 5240 408U, // t2LDR_PRE 5241 128U, // t2LDRi12 5242 400U, // t2LDRi8 5243 416U, // t2LDRpci 5244 0U, // t2LDRpci_pic 5245 1024U, // t2LDRpcrel 5246 424U, // t2LDRs 5247 0U, // t2LEApcrel 5248 0U, // t2LEApcrelJT 5249 16384U, // t2LSLri 5250 16384U, // t2LSLrr 5251 507904U, // t2LSRri 5252 16384U, // t2LSRrr 5253 2311712U, // t2MCR 5254 2311712U, // t2MCR2 5255 3360288U, // t2MCRR 5256 3360288U, // t2MCRR2 5257 17842176U, // t2MLA 5258 17842176U, // t2MLS 5259 0U, // t2MOVCCasr 5260 0U, // t2MOVCCi 5261 0U, // t2MOVCCi16 5262 0U, // t2MOVCCi32imm 5263 0U, // t2MOVCClsl 5264 0U, // t2MOVCClsr 5265 0U, // t2MOVCCr 5266 0U, // t2MOVCCror 5267 392U, // t2MOVSsi 5268 56U, // t2MOVSsr 5269 1048U, // t2MOVTi16 5270 0U, // t2MOVTi16_ga_pcrel 5271 0U, // t2MOV_ga_pcrel 5272 1024U, // t2MOVi 5273 1024U, // t2MOVi16 5274 0U, // t2MOVi16_ga_pcrel 5275 0U, // t2MOVi32imm 5276 1024U, // t2MOVr 5277 392U, // t2MOVsi 5278 56U, // t2MOVsr 5279 11264U, // t2MOVsra_flag 5280 11264U, // t2MOVsrl_flag 5281 0U, // t2MRC 5282 0U, // t2MRC2 5283 3360288U, // t2MRRC 5284 3360288U, // t2MRRC2 5285 2U, // t2MRS_AR 5286 440U, // t2MRS_M 5287 176U, // t2MRSbanked 5288 2U, // t2MRSsys_AR 5289 64U, // t2MSR_AR 5290 64U, // t2MSR_M 5291 0U, // t2MSRbanked 5292 16384U, // t2MUL 5293 0U, // t2MVNCCi 5294 1024U, // t2MVNi 5295 1024U, // t2MVNr 5296 392U, // t2MVNs 5297 16384U, // t2ORNri 5298 16384U, // t2ORNrr 5299 491520U, // t2ORNrs 5300 16384U, // t2ORRri 5301 16384U, // t2ORRrr 5302 491520U, // t2ORRrs 5303 4210688U, // t2PKHBT 5304 5259264U, // t2PKHTB 5305 0U, // t2PLDWi12 5306 0U, // t2PLDWi8 5307 0U, // t2PLDWs 5308 0U, // t2PLDi12 5309 0U, // t2PLDi8 5310 0U, // t2PLDpci 5311 0U, // t2PLDs 5312 0U, // t2PLIi12 5313 0U, // t2PLIi8 5314 0U, // t2PLIpci 5315 0U, // t2PLIs 5316 16384U, // t2QADD 5317 16384U, // t2QADD16 5318 16384U, // t2QADD8 5319 16384U, // t2QASX 5320 16384U, // t2QDADD 5321 16384U, // t2QDSUB 5322 16384U, // t2QSAX 5323 16384U, // t2QSUB 5324 16384U, // t2QSUB16 5325 16384U, // t2QSUB8 5326 1024U, // t2RBIT 5327 1024U, // t2REV 5328 1024U, // t2REV16 5329 1024U, // t2REVSH 5330 0U, // t2RFEDB 5331 4U, // t2RFEDBW 5332 0U, // t2RFEIA 5333 4U, // t2RFEIAW 5334 16384U, // t2RORri 5335 16384U, // t2RORrr 5336 1024U, // t2RRX 5337 0U, // t2RSBSri 5338 0U, // t2RSBSrs 5339 16384U, // t2RSBri 5340 16384U, // t2RSBrr 5341 491520U, // t2RSBrs 5342 16384U, // t2SADD16 5343 16384U, // t2SADD8 5344 16384U, // t2SASX 5345 16384U, // t2SBCri 5346 16384U, // t2SBCrr 5347 491520U, // t2SBCrs 5348 34619392U, // t2SBFX 5349 16384U, // t2SDIV 5350 16384U, // t2SEL 5351 16384U, // t2SHADD16 5352 16384U, // t2SHADD8 5353 16384U, // t2SHASX 5354 16384U, // t2SHSAX 5355 16384U, // t2SHSUB16 5356 16384U, // t2SHSUB8 5357 0U, // t2SMC 5358 17842176U, // t2SMLABB 5359 17842176U, // t2SMLABT 5360 17842176U, // t2SMLAD 5361 17842176U, // t2SMLADX 5362 17842176U, // t2SMLAL 5363 17842176U, // t2SMLALBB 5364 17842176U, // t2SMLALBT 5365 17842176U, // t2SMLALD 5366 17842176U, // t2SMLALDX 5367 17842176U, // t2SMLALTB 5368 17842176U, // t2SMLALTT 5369 17842176U, // t2SMLATB 5370 17842176U, // t2SMLATT 5371 17842176U, // t2SMLAWB 5372 17842176U, // t2SMLAWT 5373 17842176U, // t2SMLSD 5374 17842176U, // t2SMLSDX 5375 17842176U, // t2SMLSLD 5376 185876480U, // t2SMLSLDX 5377 17842176U, // t2SMMLA 5378 17842176U, // t2SMMLAR 5379 17842176U, // t2SMMLS 5380 17842176U, // t2SMMLSR 5381 16384U, // t2SMMUL 5382 16384U, // t2SMMULR 5383 16384U, // t2SMUAD 5384 16384U, // t2SMUADX 5385 16384U, // t2SMULBB 5386 16384U, // t2SMULBT 5387 17842176U, // t2SMULL 5388 16384U, // t2SMULTB 5389 16384U, // t2SMULTT 5390 16384U, // t2SMULWB 5391 16384U, // t2SMULWT 5392 16384U, // t2SMUSD 5393 16384U, // t2SMUSDX 5394 0U, // t2SRSDB 5395 0U, // t2SRSDB_UPD 5396 0U, // t2SRSIA 5397 0U, // t2SRSIA_UPD 5398 2232U, // t2SSAT 5399 1208U, // t2SSAT16 5400 16384U, // t2SSAX 5401 16384U, // t2SSUB16 5402 16384U, // t2SSUB8 5403 89U, // t2STC2L_OFFSET 5404 65633U, // t2STC2L_OPTION 5405 82017U, // t2STC2L_POST 5406 105U, // t2STC2L_PRE 5407 89U, // t2STC2_OFFSET 5408 65633U, // t2STC2_OPTION 5409 82017U, // t2STC2_POST 5410 105U, // t2STC2_PRE 5411 89U, // t2STCL_OFFSET 5412 65633U, // t2STCL_OPTION 5413 82017U, // t2STCL_POST 5414 105U, // t2STCL_PRE 5415 89U, // t2STC_OFFSET 5416 65633U, // t2STC_OPTION 5417 82017U, // t2STC_POST 5418 105U, // t2STC_PRE 5419 80U, // t2STL 5420 80U, // t2STLB 5421 245760U, // t2STLEX 5422 245760U, // t2STLEXB 5423 202391552U, // t2STLEXD 5424 245760U, // t2STLEXH 5425 80U, // t2STLH 5426 1096U, // t2STMDB 5427 65U, // t2STMDB_UPD 5428 1096U, // t2STMIA 5429 65U, // t2STMIA_UPD 5430 400U, // t2STRBT 5431 10848U, // t2STRB_POST 5432 408U, // t2STRB_PRE 5433 0U, // t2STRB_preidx 5434 128U, // t2STRBi12 5435 400U, // t2STRBi8 5436 424U, // t2STRBs 5437 11665432U, // t2STRD_POST 5438 524312U, // t2STRD_PRE 5439 540672U, // t2STRDi8 5440 557056U, // t2STREX 5441 245760U, // t2STREXB 5442 202391552U, // t2STREXD 5443 245760U, // t2STREXH 5444 400U, // t2STRHT 5445 10848U, // t2STRH_POST 5446 408U, // t2STRH_PRE 5447 0U, // t2STRH_preidx 5448 128U, // t2STRHi12 5449 400U, // t2STRHi8 5450 424U, // t2STRHs 5451 400U, // t2STRT 5452 10848U, // t2STR_POST 5453 408U, // t2STR_PRE 5454 0U, // t2STR_preidx 5455 128U, // t2STRi12 5456 400U, // t2STRi8 5457 424U, // t2STRs 5458 0U, // t2SUBS_PC_LR 5459 0U, // t2SUBSri 5460 0U, // t2SUBSrr 5461 0U, // t2SUBSrs 5462 16384U, // t2SUBri 5463 16384U, // t2SUBri12 5464 16384U, // t2SUBrr 5465 491520U, // t2SUBrs 5466 6307840U, // t2SXTAB 5467 6307840U, // t2SXTAB16 5468 6307840U, // t2SXTAH 5469 2560U, // t2SXTB 5470 2560U, // t2SXTB16 5471 2560U, // t2SXTH 5472 0U, // t2TBB 5473 0U, // t2TBB_JT 5474 0U, // t2TBH 5475 0U, // t2TBH_JT 5476 1024U, // t2TEQri 5477 1024U, // t2TEQrr 5478 392U, // t2TEQrs 5479 1024U, // t2TSTri 5480 1024U, // t2TSTrr 5481 392U, // t2TSTrs 5482 16384U, // t2UADD16 5483 16384U, // t2UADD8 5484 16384U, // t2UASX 5485 34619392U, // t2UBFX 5486 0U, // t2UDF 5487 16384U, // t2UDIV 5488 16384U, // t2UHADD16 5489 16384U, // t2UHADD8 5490 16384U, // t2UHASX 5491 16384U, // t2UHSAX 5492 16384U, // t2UHSUB16 5493 16384U, // t2UHSUB8 5494 17842176U, // t2UMAAL 5495 17842176U, // t2UMLAL 5496 17842176U, // t2UMULL 5497 16384U, // t2UQADD16 5498 16384U, // t2UQADD8 5499 16384U, // t2UQASX 5500 16384U, // t2UQSAX 5501 16384U, // t2UQSUB16 5502 16384U, // t2UQSUB8 5503 16384U, // t2USAD8 5504 17842176U, // t2USADA8 5505 7356416U, // t2USAT 5506 16384U, // t2USAT16 5507 16384U, // t2USAX 5508 16384U, // t2USUB16 5509 16384U, // t2USUB8 5510 6307840U, // t2UXTAB 5511 6307840U, // t2UXTAB16 5512 6307840U, // t2UXTAH 5513 2560U, // t2UXTB 5514 2560U, // t2UXTB16 5515 2560U, // t2UXTH 5516 0U, // tADC 5517 0U, // tADDframe 5518 1048U, // tADDhirr 5519 1192U, // tADDi3 5520 0U, // tADDi8 5521 16384U, // tADDrSP 5522 573440U, // tADDrSPi 5523 1192U, // tADDrr 5524 448U, // tADDspi 5525 1048U, // tADDspr 5526 0U, // tADJCALLSTACKDOWN 5527 0U, // tADJCALLSTACKUP 5528 456U, // tADR 5529 0U, // tAND 5530 464U, // tASRri 5531 0U, // tASRrr 5532 0U, // tB 5533 0U, // tBIC 5534 0U, // tBKPT 5535 0U, // tBL 5536 0U, // tBLXi 5537 0U, // tBLXr 5538 0U, // tBRIND 5539 0U, // tBR_JTr 5540 0U, // tBX 5541 0U, // tBX_CALL 5542 0U, // tBX_RET 5543 0U, // tBX_RET_vararg 5544 0U, // tBcc 5545 0U, // tBfar 5546 0U, // tCBNZ 5547 0U, // tCBZ 5548 1024U, // tCMNz 5549 1024U, // tCMPhir 5550 1024U, // tCMPi8 5551 1024U, // tCMPr 5552 0U, // tCPS 5553 0U, // tEOR 5554 0U, // tHINT 5555 0U, // tHLT 5556 0U, // tInt_eh_sjlj_longjmp 5557 0U, // tInt_eh_sjlj_setjmp 5558 1096U, // tLDMIA 5559 0U, // tLDMIA_UPD 5560 472U, // tLDRBi 5561 480U, // tLDRBr 5562 488U, // tLDRHi 5563 480U, // tLDRHr 5564 0U, // tLDRLIT_ga_abs 5565 0U, // tLDRLIT_ga_pcrel 5566 480U, // tLDRSB 5567 480U, // tLDRSH 5568 496U, // tLDRi 5569 416U, // tLDRpci 5570 0U, // tLDRpci_pic 5571 480U, // tLDRr 5572 504U, // tLDRspi 5573 0U, // tLEApcrel 5574 0U, // tLEApcrelJT 5575 1192U, // tLSLri 5576 0U, // tLSLrr 5577 464U, // tLSRri 5578 0U, // tLSRrr 5579 0U, // tMOVCCr_pseudo 5580 0U, // tMOVSr 5581 0U, // tMOVi8 5582 1024U, // tMOVr 5583 1192U, // tMUL 5584 0U, // tMVN 5585 0U, // tORR 5586 0U, // tPICADD 5587 0U, // tPOP 5588 0U, // tPOP_RET 5589 0U, // tPUSH 5590 1024U, // tREV 5591 1024U, // tREV16 5592 1024U, // tREVSH 5593 0U, // tROR 5594 0U, // tRSB 5595 0U, // tSBC 5596 0U, // tSETEND 5597 65U, // tSTMIA_UPD 5598 472U, // tSTRBi 5599 480U, // tSTRBr 5600 488U, // tSTRHi 5601 480U, // tSTRHr 5602 496U, // tSTRi 5603 480U, // tSTRr 5604 504U, // tSTRspi 5605 1192U, // tSUBi3 5606 0U, // tSUBi8 5607 1192U, // tSUBrr 5608 448U, // tSUBspi 5609 0U, // tSVC 5610 1024U, // tSXTB 5611 1024U, // tSXTH 5612 0U, // tTAILJMPd 5613 0U, // tTAILJMPdND 5614 0U, // tTAILJMPr 5615 0U, // tTPsoft 5616 0U, // tTRAP 5617 1024U, // tTST 5618 0U, // tUDF 5619 1024U, // tUXTB 5620 1024U, // tUXTH 5621 0U 5622 }; 5623 5624#ifndef CAPSTONE_DIET 5625 static const char AsmStrs[] = { 5626 /* 0 */ 's', 'h', 'a', '1', 's', 'u', '0', '.', '3', '2', 9, 0, 5627 /* 12 */ 's', 'h', 'a', '2', '5', '6', 's', 'u', '0', '.', '3', '2', 9, 0, 5628 /* 26 */ 's', 'h', 'a', '1', 's', 'u', '1', '.', '3', '2', 9, 0, 5629 /* 38 */ 's', 'h', 'a', '2', '5', '6', 's', 'u', '1', '.', '3', '2', 9, 0, 5630 /* 52 */ 's', 'h', 'a', '2', '5', '6', 'h', '2', '.', '3', '2', 9, 0, 5631 /* 65 */ 's', 'h', 'a', '1', 'c', '.', '3', '2', 9, 0, 5632 /* 75 */ 's', 'h', 'a', '1', 'h', '.', '3', '2', 9, 0, 5633 /* 85 */ 's', 'h', 'a', '2', '5', '6', 'h', '.', '3', '2', 9, 0, 5634 /* 97 */ 's', 'h', 'a', '1', 'm', '.', '3', '2', 9, 0, 5635 /* 107 */ 's', 'h', 'a', '1', 'p', '.', '3', '2', 9, 0, 5636 /* 117 */ 'v', 'c', 'v', 't', 'a', '.', 's', '3', '2', '.', 'f', '3', '2', 9, 0, 5637 /* 132 */ 'v', 'c', 'v', 't', 'm', '.', 's', '3', '2', '.', 'f', '3', '2', 9, 0, 5638 /* 147 */ 'v', 'c', 'v', 't', 'n', '.', 's', '3', '2', '.', 'f', '3', '2', 9, 0, 5639 /* 162 */ 'v', 'c', 'v', 't', 'p', '.', 's', '3', '2', '.', 'f', '3', '2', 9, 0, 5640 /* 177 */ 'v', 'c', 'v', 't', 'a', '.', 'u', '3', '2', '.', 'f', '3', '2', 9, 0, 5641 /* 192 */ 'v', 'c', 'v', 't', 'm', '.', 'u', '3', '2', '.', 'f', '3', '2', 9, 0, 5642 /* 207 */ 'v', 'c', 'v', 't', 'n', '.', 'u', '3', '2', '.', 'f', '3', '2', 9, 0, 5643 /* 222 */ 'v', 'c', 'v', 't', 'p', '.', 'u', '3', '2', '.', 'f', '3', '2', 9, 0, 5644 /* 237 */ 'v', 'r', 'i', 'n', 't', 'a', '.', 'f', '3', '2', 9, 0, 5645 /* 249 */ 'v', 's', 'e', 'l', 'g', 'e', '.', 'f', '3', '2', 9, 0, 5646 /* 261 */ 'v', 'm', 'i', 'n', 'n', 'm', '.', 'f', '3', '2', 9, 0, 5647 /* 273 */ 'v', 'm', 'a', 'x', 'n', 'm', '.', 'f', '3', '2', 9, 0, 5648 /* 285 */ 'v', 'r', 'i', 'n', 't', 'm', '.', 'f', '3', '2', 9, 0, 5649 /* 297 */ 'v', 'r', 'i', 'n', 't', 'n', '.', 'f', '3', '2', 9, 0, 5650 /* 309 */ 'v', 'r', 'i', 'n', 't', 'p', '.', 'f', '3', '2', 9, 0, 5651 /* 321 */ 'v', 's', 'e', 'l', 'e', 'q', '.', 'f', '3', '2', 9, 0, 5652 /* 333 */ 'v', 's', 'e', 'l', 'v', 's', '.', 'f', '3', '2', 9, 0, 5653 /* 345 */ 'v', 's', 'e', 'l', 'g', 't', '.', 'f', '3', '2', 9, 0, 5654 /* 357 */ 'v', 'r', 'i', 'n', 't', 'x', '.', 'f', '3', '2', 9, 0, 5655 /* 369 */ 'v', 'r', 'i', 'n', 't', 'z', '.', 'f', '3', '2', 9, 0, 5656 /* 381 */ 'l', 'd', 'c', '2', 9, 0, 5657 /* 387 */ 'm', 'r', 'c', '2', 9, 0, 5658 /* 393 */ 'm', 'r', 'r', 'c', '2', 9, 0, 5659 /* 400 */ 's', 't', 'c', '2', 9, 0, 5660 /* 406 */ 'c', 'd', 'p', '2', 9, 0, 5661 /* 412 */ 'm', 'c', 'r', '2', 9, 0, 5662 /* 418 */ 'm', 'c', 'r', 'r', '2', 9, 0, 5663 /* 425 */ 'v', 'c', 'v', 't', 'a', '.', 's', '3', '2', '.', 'f', '6', '4', 9, 0, 5664 /* 440 */ 'v', 'c', 'v', 't', 'm', '.', 's', '3', '2', '.', 'f', '6', '4', 9, 0, 5665 /* 455 */ 'v', 'c', 'v', 't', 'n', '.', 's', '3', '2', '.', 'f', '6', '4', 9, 0, 5666 /* 470 */ 'v', 'c', 'v', 't', 'p', '.', 's', '3', '2', '.', 'f', '6', '4', 9, 0, 5667 /* 485 */ 'v', 'c', 'v', 't', 'a', '.', 'u', '3', '2', '.', 'f', '6', '4', 9, 0, 5668 /* 500 */ 'v', 'c', 'v', 't', 'm', '.', 'u', '3', '2', '.', 'f', '6', '4', 9, 0, 5669 /* 515 */ 'v', 'c', 'v', 't', 'n', '.', 'u', '3', '2', '.', 'f', '6', '4', 9, 0, 5670 /* 530 */ 'v', 'c', 'v', 't', 'p', '.', 'u', '3', '2', '.', 'f', '6', '4', 9, 0, 5671 /* 545 */ 'v', 'r', 'i', 'n', 't', 'a', '.', 'f', '6', '4', 9, 0, 5672 /* 557 */ 'v', 's', 'e', 'l', 'g', 'e', '.', 'f', '6', '4', 9, 0, 5673 /* 569 */ 'v', 'm', 'i', 'n', 'n', 'm', '.', 'f', '6', '4', 9, 0, 5674 /* 581 */ 'v', 'm', 'a', 'x', 'n', 'm', '.', 'f', '6', '4', 9, 0, 5675 /* 593 */ 'v', 'r', 'i', 'n', 't', 'm', '.', 'f', '6', '4', 9, 0, 5676 /* 605 */ 'v', 'r', 'i', 'n', 't', 'n', '.', 'f', '6', '4', 9, 0, 5677 /* 617 */ 'v', 'r', 'i', 'n', 't', 'p', '.', 'f', '6', '4', 9, 0, 5678 /* 629 */ 'v', 's', 'e', 'l', 'e', 'q', '.', 'f', '6', '4', 9, 0, 5679 /* 641 */ 'v', 's', 'e', 'l', 'v', 's', '.', 'f', '6', '4', 9, 0, 5680 /* 653 */ 'v', 's', 'e', 'l', 'g', 't', '.', 'f', '6', '4', 9, 0, 5681 /* 665 */ 'v', 'm', 'u', 'l', 'l', '.', 'p', '6', '4', 9, 0, 5682 /* 676 */ 'a', 'e', 's', 'i', 'm', 'c', '.', '8', 9, 0, 5683 /* 686 */ 'a', 'e', 's', 'm', 'c', '.', '8', 9, 0, 5684 /* 695 */ 'a', 'e', 's', 'd', '.', '8', 9, 0, 5685 /* 703 */ 'a', 'e', 's', 'e', '.', '8', 9, 0, 5686 /* 711 */ 'r', 'f', 'e', 'd', 'a', 9, 0, 5687 /* 718 */ 'r', 'f', 'e', 'i', 'a', 9, 0, 5688 /* 725 */ 'c', 'r', 'c', '3', '2', 'b', 9, 0, 5689 /* 733 */ 'c', 'r', 'c', '3', '2', 'c', 'b', 9, 0, 5690 /* 742 */ 'r', 'f', 'e', 'd', 'b', 9, 0, 5691 /* 749 */ 'r', 'f', 'e', 'i', 'b', 9, 0, 5692 /* 756 */ 'd', 'm', 'b', 9, 0, 5693 /* 761 */ 'd', 's', 'b', 9, 0, 5694 /* 766 */ 'i', 's', 'b', 9, 0, 5695 /* 771 */ 'h', 'v', 'c', 9, 0, 5696 /* 776 */ 'p', 'l', 'd', 9, 0, 5697 /* 781 */ 's', 'e', 't', 'e', 'n', 'd', 9, 0, 5698 /* 789 */ 'u', 'd', 'f', 9, 0, 5699 /* 794 */ 'c', 'r', 'c', '3', '2', 'h', 9, 0, 5700 /* 802 */ 'c', 'r', 'c', '3', '2', 'c', 'h', 9, 0, 5701 /* 811 */ 'p', 'l', 'i', 9, 0, 5702 /* 816 */ 'l', 'd', 'c', '2', 'l', 9, 0, 5703 /* 823 */ 's', 't', 'c', '2', 'l', 9, 0, 5704 /* 830 */ 'b', 'l', 9, 0, 5705 /* 834 */ 'c', 'p', 's', 9, 0, 5706 /* 839 */ 'm', 'o', 'v', 's', 9, 0, 5707 /* 845 */ 'h', 'l', 't', 9, 0, 5708 /* 850 */ 'b', 'k', 'p', 't', 9, 0, 5709 /* 856 */ 'h', 'v', 'c', '.', 'w', 9, 0, 5710 /* 863 */ 'u', 'd', 'f', '.', 'w', 9, 0, 5711 /* 870 */ 'c', 'r', 'c', '3', '2', 'w', 9, 0, 5712 /* 878 */ 'c', 'r', 'c', '3', '2', 'c', 'w', 9, 0, 5713 /* 887 */ 'p', 'l', 'd', 'w', 9, 0, 5714 /* 893 */ 'b', 'x', 9, 0, 5715 /* 897 */ 'b', 'l', 'x', 9, 0, 5716 /* 902 */ 'c', 'b', 'z', 9, 0, 5717 /* 907 */ 'c', 'b', 'n', 'z', 9, 0, 5718 /* 913 */ 's', 'r', 's', 'd', 'a', 9, 's', 'p', '!', ',', 32, 0, 5719 /* 925 */ 's', 'r', 's', 'i', 'a', 9, 's', 'p', '!', ',', 32, 0, 5720 /* 937 */ 's', 'r', 's', 'd', 'b', 9, 's', 'p', '!', ',', 32, 0, 5721 /* 949 */ 's', 'r', 's', 'i', 'b', 9, 's', 'p', '!', ',', 32, 0, 5722 /* 961 */ 's', 'r', 's', 'd', 'a', 9, 's', 'p', ',', 32, 0, 5723 /* 972 */ 's', 'r', 's', 'i', 'a', 9, 's', 'p', ',', 32, 0, 5724 /* 983 */ 's', 'r', 's', 'd', 'b', 9, 's', 'p', ',', 32, 0, 5725 /* 994 */ 's', 'r', 's', 'i', 'b', 9, 's', 'p', ',', 32, 0, 5726 /* 1005 */ 'v', 'l', 'd', '1', 0, 5727 /* 1010 */ 'd', 'c', 'p', 's', '1', 0, 5728 /* 1016 */ 'v', 's', 't', '1', 0, 5729 /* 1021 */ 'v', 'r', 'e', 'v', '3', '2', 0, 5730 /* 1028 */ 'l', 'd', 'c', '2', 0, 5731 /* 1033 */ 'm', 'r', 'c', '2', 0, 5732 /* 1038 */ 'm', 'r', 'r', 'c', '2', 0, 5733 /* 1044 */ 's', 't', 'c', '2', 0, 5734 /* 1049 */ 'v', 'l', 'd', '2', 0, 5735 /* 1054 */ 'c', 'd', 'p', '2', 0, 5736 /* 1059 */ 'm', 'c', 'r', '2', 0, 5737 /* 1064 */ 'm', 'c', 'r', 'r', '2', 0, 5738 /* 1070 */ 'd', 'c', 'p', 's', '2', 0, 5739 /* 1076 */ 'v', 's', 't', '2', 0, 5740 /* 1081 */ 'v', 'l', 'd', '3', 0, 5741 /* 1086 */ 'd', 'c', 'p', 's', '3', 0, 5742 /* 1092 */ 'v', 's', 't', '3', 0, 5743 /* 1097 */ 'v', 'r', 'e', 'v', '6', '4', 0, 5744 /* 1104 */ 'v', 'l', 'd', '4', 0, 5745 /* 1109 */ 'v', 's', 't', '4', 0, 5746 /* 1114 */ 's', 'x', 't', 'a', 'b', '1', '6', 0, 5747 /* 1122 */ 'u', 'x', 't', 'a', 'b', '1', '6', 0, 5748 /* 1130 */ 's', 'x', 't', 'b', '1', '6', 0, 5749 /* 1137 */ 'u', 'x', 't', 'b', '1', '6', 0, 5750 /* 1144 */ 's', 'h', 's', 'u', 'b', '1', '6', 0, 5751 /* 1152 */ 'u', 'h', 's', 'u', 'b', '1', '6', 0, 5752 /* 1160 */ 'u', 'q', 's', 'u', 'b', '1', '6', 0, 5753 /* 1168 */ 's', 's', 'u', 'b', '1', '6', 0, 5754 /* 1175 */ 'u', 's', 'u', 'b', '1', '6', 0, 5755 /* 1182 */ 's', 'h', 'a', 'd', 'd', '1', '6', 0, 5756 /* 1190 */ 'u', 'h', 'a', 'd', 'd', '1', '6', 0, 5757 /* 1198 */ 'u', 'q', 'a', 'd', 'd', '1', '6', 0, 5758 /* 1206 */ 's', 'a', 'd', 'd', '1', '6', 0, 5759 /* 1213 */ 'u', 'a', 'd', 'd', '1', '6', 0, 5760 /* 1220 */ 's', 's', 'a', 't', '1', '6', 0, 5761 /* 1227 */ 'u', 's', 'a', 't', '1', '6', 0, 5762 /* 1234 */ 'v', 'r', 'e', 'v', '1', '6', 0, 5763 /* 1241 */ 'u', 's', 'a', 'd', 'a', '8', 0, 5764 /* 1248 */ 's', 'h', 's', 'u', 'b', '8', 0, 5765 /* 1255 */ 'u', 'h', 's', 'u', 'b', '8', 0, 5766 /* 1262 */ 'u', 'q', 's', 'u', 'b', '8', 0, 5767 /* 1269 */ 's', 's', 'u', 'b', '8', 0, 5768 /* 1275 */ 'u', 's', 'u', 'b', '8', 0, 5769 /* 1281 */ 'u', 's', 'a', 'd', '8', 0, 5770 /* 1287 */ 's', 'h', 'a', 'd', 'd', '8', 0, 5771 /* 1294 */ 'u', 'h', 'a', 'd', 'd', '8', 0, 5772 /* 1301 */ 'u', 'q', 'a', 'd', 'd', '8', 0, 5773 /* 1308 */ 's', 'a', 'd', 'd', '8', 0, 5774 /* 1314 */ 'u', 'a', 'd', 'd', '8', 0, 5775 /* 1320 */ 'L', 'I', 'F', 'E', 'T', 'I', 'M', 'E', '_', 'E', 'N', 'D', 0, 5776 /* 1333 */ 'B', 'U', 'N', 'D', 'L', 'E', 0, 5777 /* 1340 */ 'D', 'B', 'G', '_', 'V', 'A', 'L', 'U', 'E', 0, 5778 /* 1350 */ 'L', 'I', 'F', 'E', 'T', 'I', 'M', 'E', '_', 'S', 'T', 'A', 'R', 'T', 0, 5779 /* 1365 */ 'v', 'a', 'b', 'a', 0, 5780 /* 1370 */ 'l', 'd', 'a', 0, 5781 /* 1374 */ 'l', 'd', 'm', 'd', 'a', 0, 5782 /* 1380 */ 's', 't', 'm', 'd', 'a', 0, 5783 /* 1386 */ 'r', 'f', 'e', 'i', 'a', 0, 5784 /* 1392 */ 'v', 'l', 'd', 'm', 'i', 'a', 0, 5785 /* 1399 */ 'v', 's', 't', 'm', 'i', 'a', 0, 5786 /* 1406 */ 's', 'r', 's', 'i', 'a', 0, 5787 /* 1412 */ 's', 'm', 'm', 'l', 'a', 0, 5788 /* 1418 */ 'v', 'n', 'm', 'l', 'a', 0, 5789 /* 1424 */ 'v', 'm', 'l', 'a', 0, 5790 /* 1429 */ 'v', 'f', 'm', 'a', 0, 5791 /* 1434 */ 'v', 'f', 'n', 'm', 'a', 0, 5792 /* 1440 */ 'v', 'r', 's', 'r', 'a', 0, 5793 /* 1446 */ 'v', 's', 'r', 'a', 0, 5794 /* 1451 */ 'l', 'd', 'a', 'b', 0, 5795 /* 1456 */ 's', 'x', 't', 'a', 'b', 0, 5796 /* 1462 */ 'u', 'x', 't', 'a', 'b', 0, 5797 /* 1468 */ 's', 'm', 'l', 'a', 'b', 'b', 0, 5798 /* 1475 */ 's', 'm', 'l', 'a', 'l', 'b', 'b', 0, 5799 /* 1483 */ 's', 'm', 'u', 'l', 'b', 'b', 0, 5800 /* 1490 */ 't', 'b', 'b', 0, 5801 /* 1494 */ 'r', 'f', 'e', 'd', 'b', 0, 5802 /* 1500 */ 'v', 'l', 'd', 'm', 'd', 'b', 0, 5803 /* 1507 */ 'v', 's', 't', 'm', 'd', 'b', 0, 5804 /* 1514 */ 's', 'r', 's', 'd', 'b', 0, 5805 /* 1520 */ 'l', 'd', 'm', 'i', 'b', 0, 5806 /* 1526 */ 's', 't', 'm', 'i', 'b', 0, 5807 /* 1532 */ 's', 't', 'l', 'b', 0, 5808 /* 1537 */ 'd', 'm', 'b', 0, 5809 /* 1541 */ 's', 'w', 'p', 'b', 0, 5810 /* 1546 */ 'l', 'd', 'r', 'b', 0, 5811 /* 1551 */ 's', 't', 'r', 'b', 0, 5812 /* 1556 */ 'd', 's', 'b', 0, 5813 /* 1560 */ 'i', 's', 'b', 0, 5814 /* 1564 */ 'l', 'd', 'r', 's', 'b', 0, 5815 /* 1570 */ 's', 'm', 'l', 'a', 't', 'b', 0, 5816 /* 1577 */ 'p', 'k', 'h', 't', 'b', 0, 5817 /* 1583 */ 's', 'm', 'l', 'a', 'l', 't', 'b', 0, 5818 /* 1591 */ 's', 'm', 'u', 'l', 't', 'b', 0, 5819 /* 1598 */ 'v', 'c', 'v', 't', 'b', 0, 5820 /* 1604 */ 's', 'x', 't', 'b', 0, 5821 /* 1609 */ 'u', 'x', 't', 'b', 0, 5822 /* 1614 */ 'q', 'd', 's', 'u', 'b', 0, 5823 /* 1620 */ 'v', 'h', 's', 'u', 'b', 0, 5824 /* 1626 */ 'v', 'q', 's', 'u', 'b', 0, 5825 /* 1632 */ 'v', 's', 'u', 'b', 0, 5826 /* 1637 */ 's', 'm', 'l', 'a', 'w', 'b', 0, 5827 /* 1644 */ 's', 'm', 'u', 'l', 'w', 'b', 0, 5828 /* 1651 */ 'l', 'd', 'a', 'e', 'x', 'b', 0, 5829 /* 1658 */ 's', 't', 'l', 'e', 'x', 'b', 0, 5830 /* 1665 */ 'l', 'd', 'r', 'e', 'x', 'b', 0, 5831 /* 1672 */ 's', 't', 'r', 'e', 'x', 'b', 0, 5832 /* 1679 */ 's', 'b', 'c', 0, 5833 /* 1683 */ 'a', 'd', 'c', 0, 5834 /* 1687 */ 'l', 'd', 'c', 0, 5835 /* 1691 */ 'b', 'f', 'c', 0, 5836 /* 1695 */ 'v', 'b', 'i', 'c', 0, 5837 /* 1700 */ 's', 'm', 'c', 0, 5838 /* 1704 */ 'm', 'r', 'c', 0, 5839 /* 1708 */ 'm', 'r', 'r', 'c', 0, 5840 /* 1713 */ 'r', 's', 'c', 0, 5841 /* 1717 */ 's', 't', 'c', 0, 5842 /* 1721 */ 's', 'v', 'c', 0, 5843 /* 1725 */ 's', 'm', 'l', 'a', 'd', 0, 5844 /* 1731 */ 's', 'm', 'u', 'a', 'd', 0, 5845 /* 1737 */ 'v', 'a', 'b', 'd', 0, 5846 /* 1742 */ 'q', 'd', 'a', 'd', 'd', 0, 5847 /* 1748 */ 'v', 'r', 'h', 'a', 'd', 'd', 0, 5848 /* 1755 */ 'v', 'h', 'a', 'd', 'd', 0, 5849 /* 1761 */ 'v', 'p', 'a', 'd', 'd', 0, 5850 /* 1767 */ 'v', 'q', 'a', 'd', 'd', 0, 5851 /* 1773 */ 'v', 'a', 'd', 'd', 0, 5852 /* 1778 */ 's', 'm', 'l', 'a', 'l', 'd', 0, 5853 /* 1785 */ 'p', 'l', 'd', 0, 5854 /* 1789 */ 's', 'm', 'l', 's', 'l', 'd', 0, 5855 /* 1796 */ 'v', 'a', 'n', 'd', 0, 5856 /* 1801 */ 'l', 'd', 'r', 'd', 0, 5857 /* 1806 */ 's', 't', 'r', 'd', 0, 5858 /* 1811 */ 's', 'm', 'l', 's', 'd', 0, 5859 /* 1817 */ 's', 'm', 'u', 's', 'd', 0, 5860 /* 1823 */ 'l', 'd', 'a', 'e', 'x', 'd', 0, 5861 /* 1830 */ 's', 't', 'l', 'e', 'x', 'd', 0, 5862 /* 1837 */ 'l', 'd', 'r', 'e', 'x', 'd', 0, 5863 /* 1844 */ 's', 't', 'r', 'e', 'x', 'd', 0, 5864 /* 1851 */ 'v', 'a', 'c', 'g', 'e', 0, 5865 /* 1857 */ 'v', 'c', 'g', 'e', 0, 5866 /* 1862 */ 'v', 'c', 'l', 'e', 0, 5867 /* 1867 */ 'v', 'r', 'e', 'c', 'p', 'e', 0, 5868 /* 1874 */ 'v', 'c', 'm', 'p', 'e', 0, 5869 /* 1880 */ 'v', 'r', 's', 'q', 'r', 't', 'e', 0, 5870 /* 1888 */ 'v', 'b', 'i', 'f', 0, 5871 /* 1893 */ 'd', 'b', 'g', 0, 5872 /* 1897 */ 'v', 'q', 'n', 'e', 'g', 0, 5873 /* 1903 */ 'v', 'n', 'e', 'g', 0, 5874 /* 1908 */ 'l', 'd', 'a', 'h', 0, 5875 /* 1913 */ 's', 'x', 't', 'a', 'h', 0, 5876 /* 1919 */ 'u', 'x', 't', 'a', 'h', 0, 5877 /* 1925 */ 't', 'b', 'h', 0, 5878 /* 1929 */ 's', 't', 'l', 'h', 0, 5879 /* 1934 */ 'v', 'q', 'd', 'm', 'u', 'l', 'h', 0, 5880 /* 1942 */ 'v', 'q', 'r', 'd', 'm', 'u', 'l', 'h', 0, 5881 /* 1951 */ 'l', 'd', 'r', 'h', 0, 5882 /* 1956 */ 's', 't', 'r', 'h', 0, 5883 /* 1961 */ 'l', 'd', 'r', 's', 'h', 0, 5884 /* 1967 */ 'p', 'u', 's', 'h', 0, 5885 /* 1972 */ 'r', 'e', 'v', 's', 'h', 0, 5886 /* 1978 */ 's', 'x', 't', 'h', 0, 5887 /* 1983 */ 'u', 'x', 't', 'h', 0, 5888 /* 1988 */ 'l', 'd', 'a', 'e', 'x', 'h', 0, 5889 /* 1995 */ 's', 't', 'l', 'e', 'x', 'h', 0, 5890 /* 2002 */ 'l', 'd', 'r', 'e', 'x', 'h', 0, 5891 /* 2009 */ 's', 't', 'r', 'e', 'x', 'h', 0, 5892 /* 2016 */ 'b', 'f', 'i', 0, 5893 /* 2020 */ 'p', 'l', 'i', 0, 5894 /* 2024 */ 'v', 's', 'l', 'i', 0, 5895 /* 2029 */ 'v', 's', 'r', 'i', 0, 5896 /* 2034 */ 'b', 'x', 'j', 0, 5897 /* 2038 */ 'l', 'd', 'c', '2', 'l', 0, 5898 /* 2044 */ 's', 't', 'c', '2', 'l', 0, 5899 /* 2050 */ 'u', 'm', 'a', 'a', 'l', 0, 5900 /* 2056 */ 'v', 'a', 'b', 'a', 'l', 0, 5901 /* 2062 */ 'v', 'p', 'a', 'd', 'a', 'l', 0, 5902 /* 2069 */ 'v', 'q', 'd', 'm', 'l', 'a', 'l', 0, 5903 /* 2077 */ 's', 'm', 'l', 'a', 'l', 0, 5904 /* 2083 */ 'u', 'm', 'l', 'a', 'l', 0, 5905 /* 2089 */ 'v', 'm', 'l', 'a', 'l', 0, 5906 /* 2095 */ 'v', 't', 'b', 'l', 0, 5907 /* 2100 */ 'v', 's', 'u', 'b', 'l', 0, 5908 /* 2106 */ 'l', 'd', 'c', 'l', 0, 5909 /* 2111 */ 's', 't', 'c', 'l', 0, 5910 /* 2116 */ 'v', 'a', 'b', 'd', 'l', 0, 5911 /* 2122 */ 'v', 'p', 'a', 'd', 'd', 'l', 0, 5912 /* 2129 */ 'v', 'a', 'd', 'd', 'l', 0, 5913 /* 2135 */ 's', 'e', 'l', 0, 5914 /* 2139 */ 'v', 'q', 's', 'h', 'l', 0, 5915 /* 2145 */ 'v', 'q', 'r', 's', 'h', 'l', 0, 5916 /* 2152 */ 'v', 'r', 's', 'h', 'l', 0, 5917 /* 2158 */ 'v', 's', 'h', 'l', 0, 5918 /* 2163 */ 'v', 's', 'h', 'l', 'l', 0, 5919 /* 2169 */ 'v', 'q', 'd', 'm', 'u', 'l', 'l', 0, 5920 /* 2177 */ 's', 'm', 'u', 'l', 'l', 0, 5921 /* 2183 */ 'u', 'm', 'u', 'l', 'l', 0, 5922 /* 2189 */ 'v', 'm', 'u', 'l', 'l', 0, 5923 /* 2195 */ 'v', 'b', 's', 'l', 0, 5924 /* 2200 */ 'v', 'q', 'd', 'm', 'l', 's', 'l', 0, 5925 /* 2208 */ 'v', 'm', 'l', 's', 'l', 0, 5926 /* 2214 */ 's', 't', 'l', 0, 5927 /* 2218 */ 's', 'm', 'm', 'u', 'l', 0, 5928 /* 2224 */ 'v', 'n', 'm', 'u', 'l', 0, 5929 /* 2230 */ 'v', 'm', 'u', 'l', 0, 5930 /* 2235 */ 'v', 'm', 'o', 'v', 'l', 0, 5931 /* 2241 */ 'l', 'd', 'm', 0, 5932 /* 2245 */ 's', 't', 'm', 0, 5933 /* 2249 */ 'v', 'r', 's', 'u', 'b', 'h', 'n', 0, 5934 /* 2257 */ 'v', 's', 'u', 'b', 'h', 'n', 0, 5935 /* 2264 */ 'v', 'r', 'a', 'd', 'd', 'h', 'n', 0, 5936 /* 2272 */ 'v', 'a', 'd', 'd', 'h', 'n', 0, 5937 /* 2279 */ 'v', 'p', 'm', 'i', 'n', 0, 5938 /* 2285 */ 'v', 'm', 'i', 'n', 0, 5939 /* 2290 */ 'c', 'm', 'n', 0, 5940 /* 2294 */ 'v', 'q', 's', 'h', 'r', 'n', 0, 5941 /* 2301 */ 'v', 'q', 'r', 's', 'h', 'r', 'n', 0, 5942 /* 2309 */ 'v', 'r', 's', 'h', 'r', 'n', 0, 5943 /* 2316 */ 'v', 's', 'h', 'r', 'n', 0, 5944 /* 2322 */ 'v', 'o', 'r', 'n', 0, 5945 /* 2327 */ 'v', 't', 'r', 'n', 0, 5946 /* 2332 */ 'v', 'q', 's', 'h', 'r', 'u', 'n', 0, 5947 /* 2340 */ 'v', 'q', 'r', 's', 'h', 'r', 'u', 'n', 0, 5948 /* 2349 */ 'v', 'q', 'm', 'o', 'v', 'u', 'n', 0, 5949 /* 2357 */ 'v', 'm', 'v', 'n', 0, 5950 /* 2362 */ 'v', 'q', 'm', 'o', 'v', 'n', 0, 5951 /* 2369 */ 'v', 'm', 'o', 'v', 'n', 0, 5952 /* 2375 */ 't', 'r', 'a', 'p', 0, 5953 /* 2380 */ 'c', 'd', 'p', 0, 5954 /* 2384 */ 'v', 'z', 'i', 'p', 0, 5955 /* 2389 */ 'v', 'c', 'm', 'p', 0, 5956 /* 2394 */ 'p', 'o', 'p', 0, 5957 /* 2398 */ 'v', 'd', 'u', 'p', 0, 5958 /* 2403 */ 'v', 's', 'w', 'p', 0, 5959 /* 2408 */ 'v', 'u', 'z', 'p', 0, 5960 /* 2413 */ 'v', 'c', 'e', 'q', 0, 5961 /* 2418 */ 't', 'e', 'q', 0, 5962 /* 2422 */ 's', 'm', 'm', 'l', 'a', 'r', 0, 5963 /* 2429 */ 'm', 'c', 'r', 0, 5964 /* 2433 */ 'a', 'd', 'r', 0, 5965 /* 2437 */ 'v', 'l', 'd', 'r', 0, 5966 /* 2442 */ 'v', 'r', 's', 'h', 'r', 0, 5967 /* 2448 */ 'v', 's', 'h', 'r', 0, 5968 /* 2453 */ 's', 'm', 'm', 'u', 'l', 'r', 0, 5969 /* 2460 */ 'v', 'e', 'o', 'r', 0, 5970 /* 2465 */ 'r', 'o', 'r', 0, 5971 /* 2469 */ 'm', 'c', 'r', 'r', 0, 5972 /* 2474 */ 'v', 'o', 'r', 'r', 0, 5973 /* 2479 */ 'a', 's', 'r', 0, 5974 /* 2483 */ 's', 'm', 'm', 'l', 's', 'r', 0, 5975 /* 2490 */ 'v', 'm', 's', 'r', 0, 5976 /* 2495 */ 'v', 'r', 'i', 'n', 't', 'r', 0, 5977 /* 2502 */ 'v', 's', 't', 'r', 0, 5978 /* 2507 */ 'v', 'c', 'v', 't', 'r', 0, 5979 /* 2513 */ 'v', 'q', 'a', 'b', 's', 0, 5980 /* 2519 */ 'v', 'a', 'b', 's', 0, 5981 /* 2524 */ 's', 'u', 'b', 's', 0, 5982 /* 2529 */ 'v', 'c', 'l', 's', 0, 5983 /* 2534 */ 's', 'm', 'm', 'l', 's', 0, 5984 /* 2540 */ 'v', 'n', 'm', 'l', 's', 0, 5985 /* 2546 */ 'v', 'm', 'l', 's', 0, 5986 /* 2551 */ 'v', 'f', 'm', 's', 0, 5987 /* 2556 */ 'v', 'f', 'n', 'm', 's', 0, 5988 /* 2562 */ 'v', 'r', 'e', 'c', 'p', 's', 0, 5989 /* 2569 */ 'v', 'm', 'r', 's', 0, 5990 /* 2574 */ 'a', 's', 'r', 's', 0, 5991 /* 2579 */ 'l', 's', 'r', 's', 0, 5992 /* 2584 */ 'v', 'r', 's', 'q', 'r', 't', 's', 0, 5993 /* 2592 */ 'm', 'o', 'v', 's', 0, 5994 /* 2597 */ 's', 's', 'a', 't', 0, 5995 /* 2602 */ 'u', 's', 'a', 't', 0, 5996 /* 2607 */ 's', 'm', 'l', 'a', 'b', 't', 0, 5997 /* 2614 */ 'p', 'k', 'h', 'b', 't', 0, 5998 /* 2620 */ 's', 'm', 'l', 'a', 'l', 'b', 't', 0, 5999 /* 2628 */ 's', 'm', 'u', 'l', 'b', 't', 0, 6000 /* 2635 */ 'l', 'd', 'r', 'b', 't', 0, 6001 /* 2641 */ 's', 't', 'r', 'b', 't', 0, 6002 /* 2647 */ 'l', 'd', 'r', 's', 'b', 't', 0, 6003 /* 2654 */ 'e', 'r', 'e', 't', 0, 6004 /* 2659 */ 'v', 'a', 'c', 'g', 't', 0, 6005 /* 2665 */ 'v', 'c', 'g', 't', 0, 6006 /* 2670 */ 'l', 'd', 'r', 'h', 't', 0, 6007 /* 2676 */ 's', 't', 'r', 'h', 't', 0, 6008 /* 2682 */ 'l', 'd', 'r', 's', 'h', 't', 0, 6009 /* 2689 */ 'r', 'b', 'i', 't', 0, 6010 /* 2694 */ 'v', 'b', 'i', 't', 0, 6011 /* 2699 */ 'v', 'c', 'l', 't', 0, 6012 /* 2704 */ 'v', 'c', 'n', 't', 0, 6013 /* 2709 */ 'h', 'i', 'n', 't', 0, 6014 /* 2714 */ 'l', 'd', 'r', 't', 0, 6015 /* 2719 */ 'v', 's', 'q', 'r', 't', 0, 6016 /* 2725 */ 's', 't', 'r', 't', 0, 6017 /* 2730 */ 'v', 't', 's', 't', 0, 6018 /* 2735 */ 's', 'm', 'l', 'a', 't', 't', 0, 6019 /* 2742 */ 's', 'm', 'l', 'a', 'l', 't', 't', 0, 6020 /* 2750 */ 's', 'm', 'u', 'l', 't', 't', 0, 6021 /* 2757 */ 'v', 'c', 'v', 't', 't', 0, 6022 /* 2763 */ 'v', 'c', 'v', 't', 0, 6023 /* 2768 */ 'm', 'o', 'v', 't', 0, 6024 /* 2773 */ 's', 'm', 'l', 'a', 'w', 't', 0, 6025 /* 2780 */ 's', 'm', 'u', 'l', 'w', 't', 0, 6026 /* 2787 */ 'v', 'e', 'x', 't', 0, 6027 /* 2792 */ 'v', 'q', 's', 'h', 'l', 'u', 0, 6028 /* 2799 */ 'r', 'e', 'v', 0, 6029 /* 2803 */ 's', 'd', 'i', 'v', 0, 6030 /* 2808 */ 'u', 'd', 'i', 'v', 0, 6031 /* 2813 */ 'v', 'd', 'i', 'v', 0, 6032 /* 2818 */ 'v', 'm', 'o', 'v', 0, 6033 /* 2823 */ 'v', 's', 'u', 'b', 'w', 0, 6034 /* 2829 */ 'v', 'a', 'd', 'd', 'w', 0, 6035 /* 2835 */ 'p', 'l', 'd', 'w', 0, 6036 /* 2840 */ 'm', 'o', 'v', 'w', 0, 6037 /* 2845 */ 'f', 'l', 'd', 'm', 'i', 'a', 'x', 0, 6038 /* 2853 */ 'f', 's', 't', 'm', 'i', 'a', 'x', 0, 6039 /* 2861 */ 'v', 'p', 'm', 'a', 'x', 0, 6040 /* 2867 */ 'v', 'm', 'a', 'x', 0, 6041 /* 2872 */ 's', 'h', 's', 'a', 'x', 0, 6042 /* 2878 */ 'u', 'h', 's', 'a', 'x', 0, 6043 /* 2884 */ 'u', 'q', 's', 'a', 'x', 0, 6044 /* 2890 */ 's', 's', 'a', 'x', 0, 6045 /* 2895 */ 'u', 's', 'a', 'x', 0, 6046 /* 2900 */ 'f', 'l', 'd', 'm', 'd', 'b', 'x', 0, 6047 /* 2908 */ 'f', 's', 't', 'm', 'd', 'b', 'x', 0, 6048 /* 2916 */ 'v', 't', 'b', 'x', 0, 6049 /* 2921 */ 's', 'm', 'l', 'a', 'd', 'x', 0, 6050 /* 2928 */ 's', 'm', 'u', 'a', 'd', 'x', 0, 6051 /* 2935 */ 's', 'm', 'l', 'a', 'l', 'd', 'x', 0, 6052 /* 2943 */ 's', 'm', 'l', 's', 'l', 'd', 'x', 0, 6053 /* 2951 */ 's', 'm', 'l', 's', 'd', 'x', 0, 6054 /* 2958 */ 's', 'm', 'u', 's', 'd', 'x', 0, 6055 /* 2965 */ 'l', 'd', 'a', 'e', 'x', 0, 6056 /* 2971 */ 's', 't', 'l', 'e', 'x', 0, 6057 /* 2977 */ 'l', 'd', 'r', 'e', 'x', 0, 6058 /* 2983 */ 'c', 'l', 'r', 'e', 'x', 0, 6059 /* 2989 */ 's', 't', 'r', 'e', 'x', 0, 6060 /* 2995 */ 's', 'b', 'f', 'x', 0, 6061 /* 3000 */ 'u', 'b', 'f', 'x', 0, 6062 /* 3005 */ 'b', 'l', 'x', 0, 6063 /* 3009 */ 'r', 'r', 'x', 0, 6064 /* 3013 */ 's', 'h', 'a', 's', 'x', 0, 6065 /* 3019 */ 'u', 'h', 'a', 's', 'x', 0, 6066 /* 3025 */ 'u', 'q', 'a', 's', 'x', 0, 6067 /* 3031 */ 's', 'a', 's', 'x', 0, 6068 /* 3036 */ 'u', 'a', 's', 'x', 0, 6069 /* 3041 */ 'v', 'r', 'i', 'n', 't', 'x', 0, 6070 /* 3048 */ 'v', 'c', 'l', 'z', 0, 6071 /* 3053 */ 'v', 'r', 'i', 'n', 't', 'z', 0, 6072 }; 6073#endif 6074 6075 // printf(">>> opcode: %u\n", MCInst_getOpcode(MI)); 6076 // Emit the opcode for the instruction. 6077 uint64_t Bits1 = OpInfo[MCInst_getOpcode(MI)]; 6078 uint64_t Bits2 = OpInfo2[MCInst_getOpcode(MI)]; 6079 uint64_t Bits = (Bits2 << 32) | Bits1; 6080 // assert(Bits != 0 && "Cannot print this instruction."); 6081#ifndef CAPSTONE_DIET 6082 SStream_concat0(O, AsmStrs+(Bits & 4095)-1); 6083#endif 6084 6085 6086 // Fragment 0 encoded into 5 bits for 29 unique commands. 6087 //printf("Frag-0: %"PRIu64"\n", (Bits >> 12) & 31); 6088 switch ((Bits >> 12) & 31) { 6089 default: // llvm_unreachable("Invalid command number."); 6090 case 0: 6091 // DBG_VALUE, BUNDLE, LIFETIME_START, LIFETIME_END, CLREX, TRAP, TRAPNaCl... 6092 return; 6093 break; 6094 case 1: 6095 // ADCri, ADCrr, ADDri, ADDrr, ANDri, ANDrr, ASRi, ASRr, BICri, BICrr, EO... 6096 printSBitModifierOperand(MI, 5, O); 6097 printPredicateOperand(MI, 3, O); 6098 break; 6099 case 2: 6100 // ADCrsi, ADDrsi, ANDrsi, BICrsi, EORrsi, MLA, MOVsr, MVNsr, ORRrsi, RSB... 6101 printSBitModifierOperand(MI, 6, O); 6102 printPredicateOperand(MI, 4, O); 6103 break; 6104 case 3: 6105 // ADCrsr, ADDrsr, ANDrsr, BICrsr, EORrsr, ORRrsr, RSBrsr, RSCrsr, SBCrsr... 6106 printSBitModifierOperand(MI, 7, O); 6107 printPredicateOperand(MI, 5, O); 6108 SStream_concat0(O, "\t"); 6109 printOperand(MI, 0, O); 6110 SStream_concat0(O, ", "); 6111 printOperand(MI, 1, O); 6112 SStream_concat0(O, ", "); 6113 printSORegRegOperand(MI, 2, O); 6114 return; 6115 break; 6116 case 4: 6117 // ADR, CLZ, CMNri, CMNzrr, CMPri, CMPrr, FCONSTD, FCONSTS, FLDMXDB_UPD, ... 6118 printPredicateOperand(MI, 2, O); 6119 break; 6120 case 5: 6121 // AESD, AESE, AESIMC, AESMC, BKPT, BL, BLX, BLXi, BX, CPS1p, CRC32B, CRC... 6122 printOperand(MI, 0, O); 6123 break; 6124 case 6: 6125 // BFC, CMNzrsi, CMPrsi, LDRBi12, LDRcp, LDRi12, MOVTi16, QADD, QADD16, Q... 6126 printPredicateOperand(MI, 3, O); 6127 break; 6128 case 7: 6129 // BFI, CMNzrsr, CMPrsr, LDCL_OFFSET, LDCL_OPTION, LDCL_POST, LDCL_PRE, L... 6130 printPredicateOperand(MI, 4, O); 6131 break; 6132 case 8: 6133 // BLX_pred, BL_pred, BXJ, BX_pred, Bcc, DBG, FLDMXIA, FSTMXIA, HINT, LDM... 6134 printPredicateOperand(MI, 1, O); 6135 break; 6136 case 9: 6137 // BX_RET, ERET, FMSTAT, MOVPCLR, t2CLREX, t2DCPS1, t2DCPS2, t2DCPS3, tBL... 6138 printPredicateOperand(MI, 0, O); 6139 break; 6140 case 10: 6141 // CDP, LDRD_POST, LDRD_PRE, MCR, MRC, STRD_POST, STRD_PRE, VLD4DUPd16, V... 6142 printPredicateOperand(MI, 6, O); 6143 break; 6144 case 11: 6145 // CDP2, LDC2L_OFFSET, LDC2L_OPTION, LDC2L_POST, LDC2L_PRE, LDC2_OFFSET, ... 6146 printPImmediate(MI, 0, O); 6147 SStream_concat0(O, ", "); 6148 break; 6149 case 12: 6150 // CPS2p, CPS3p, t2CPS2p, t2CPS3p, tCPS 6151 printCPSIMod(MI, 0, O); 6152 break; 6153 case 13: 6154 // DMB, DSB 6155 printMemBOption(MI, 0, O); 6156 return; 6157 break; 6158 case 14: 6159 // ISB 6160 printInstSyncBOption(MI, 0, O); 6161 return; 6162 break; 6163 case 15: 6164 // ITasm, t2IT 6165 printThumbITMask(MI, 1, O); 6166 break; 6167 case 16: 6168 // LDRBT_POST_IMM, LDRBT_POST_REG, LDRB_POST_IMM, LDRB_POST_REG, LDRB_PRE... 6169 printPredicateOperand(MI, 5, O); 6170 break; 6171 case 17: 6172 // MOVi, MOVr, MOVr_TC, MVNi, MVNr, RRXi, t2MOVi, t2MOVr, t2MVNi, t2MVNr,... 6173 printSBitModifierOperand(MI, 4, O); 6174 printPredicateOperand(MI, 2, O); 6175 break; 6176 case 18: 6177 // MRC2 6178 printPImmediate(MI, 1, O); 6179 SStream_concat0(O, ", "); 6180 printOperand(MI, 2, O); 6181 SStream_concat0(O, ", "); 6182 printOperand(MI, 0, O); 6183 SStream_concat0(O, ", "); 6184 printCImmediate(MI, 3, O); 6185 SStream_concat0(O, ", "); 6186 printCImmediate(MI, 4, O); 6187 SStream_concat0(O, ", "); 6188 printOperand(MI, 5, O); 6189 return; 6190 break; 6191 case 19: 6192 // PLDWi12, PLDi12, PLIi12 6193 printAddrModeImm12Operand(MI, 0, O, false); 6194 return; 6195 break; 6196 case 20: 6197 // PLDWrs, PLDrs, PLIrs 6198 printAddrMode2Operand(MI, 0, O); 6199 return; 6200 break; 6201 case 21: 6202 // SETEND, tSETEND 6203 printSetendOperand(MI, 0, O); 6204 return; 6205 break; 6206 case 22: 6207 // SMLAL, UMLAL 6208 printSBitModifierOperand(MI, 8, O); 6209 printPredicateOperand(MI, 6, O); 6210 SStream_concat0(O, "\t"); 6211 printOperand(MI, 0, O); 6212 SStream_concat0(O, ", "); 6213 printOperand(MI, 1, O); 6214 SStream_concat0(O, ", "); 6215 printOperand(MI, 2, O); 6216 SStream_concat0(O, ", "); 6217 printOperand(MI, 3, O); 6218 return; 6219 break; 6220 case 23: 6221 // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD, VLD2LNd16, VLD2LNd32, VLD2... 6222 printPredicateOperand(MI, 7, O); 6223 break; 6224 case 24: 6225 // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U... 6226 printPredicateOperand(MI, 9, O); 6227 break; 6228 case 25: 6229 // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U... 6230 printPredicateOperand(MI, 11, O); 6231 break; 6232 case 26: 6233 // VLD4DUPd16_UPD, VLD4DUPd32_UPD, VLD4DUPd8_UPD, VLD4DUPq16_UPD, VLD4DUP... 6234 printPredicateOperand(MI, 8, O); 6235 break; 6236 case 27: 6237 // VLD4LNd16_UPD, VLD4LNd32_UPD, VLD4LNd8_UPD, VLD4LNq16_UPD, VLD4LNq32_U... 6238 printPredicateOperand(MI, 13, O); 6239 break; 6240 case 28: 6241 // tADC, tADDi3, tADDi8, tADDrr, tAND, tASRri, tASRrr, tBIC, tEOR, tLSLri... 6242 printSBitModifierOperand(MI, 1, O); 6243 break; 6244 } 6245 6246 6247 // Fragment 1 encoded into 7 bits for 65 unique commands. 6248 //printf("Frag-1: %"PRIu64"\n", (Bits >> 17) & 127); 6249 switch ((Bits >> 17) & 127) { 6250 default: // llvm_unreachable("Invalid command number."); 6251 case 0: 6252 // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ADR, ANDri, ANDrr, ANDrsi,... 6253 SStream_concat0(O, "\t"); 6254 break; 6255 case 1: 6256 // AESD, AESE, AESIMC, AESMC, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, ... 6257 SStream_concat0(O, ", "); 6258 break; 6259 case 2: 6260 // ASRi, ASRr, ITasm, LDRBT_POST, LDRT_POST, LSLi, LSLr, LSRi, LSRr, RORi... 6261 SStream_concat0(O, " "); 6262 break; 6263 case 3: 6264 // BKPT, BL, BLX, BLXi, BX, CPS1p, ERET, HLT, HVC, RFEDA, RFEDB, RFEIA, R... 6265 return; 6266 break; 6267 case 4: 6268 // BX_RET 6269 SStream_concat0(O, "\tlr"); 6270 ARM_addReg(MI, ARM_REG_LR); 6271 return; 6272 break; 6273 case 5: 6274 // CDP2, MCR2, MCRR2, MRRC2 6275 printOperand(MI, 1, O); 6276 SStream_concat0(O, ", "); 6277 break; 6278 case 6: 6279 // FCONSTD, VABSD, VADDD, VCMPD, VCMPED, VCMPEZD, VCMPZD, VDIVD, VFMAD, V... 6280 SStream_concat0(O, ".f64\t"); 6281 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64); 6282 printOperand(MI, 0, O); 6283 break; 6284 case 7: 6285 // FCONSTS, VABDfd, VABDfq, VABSS, VABSfd, VABSfq, VACGEd, VACGEq, VACGTd... 6286 SStream_concat0(O, ".f32\t"); 6287 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32); 6288 printOperand(MI, 0, O); 6289 break; 6290 case 8: 6291 // FMSTAT 6292 SStream_concat0(O, "\tAPSR_nzcv, fpscr"); 6293 ARM_addReg(MI, ARM_REG_APSR_NZCV); 6294 ARM_addReg(MI, ARM_REG_FPSCR); 6295 return; 6296 break; 6297 case 9: 6298 // LDC2L_OFFSET, LDC2L_OPTION, LDC2L_POST, LDC2L_PRE, LDC2_OFFSET, LDC2_O... 6299 printCImmediate(MI, 1, O); 6300 SStream_concat0(O, ", "); 6301 break; 6302 case 10: 6303 // MOVPCLR 6304 SStream_concat0(O, "\tpc, lr"); 6305 ARM_addReg(MI, ARM_REG_PC); 6306 ARM_addReg(MI, ARM_REG_LR); 6307 return; 6308 break; 6309 case 11: 6310 // RFEDA_UPD, RFEDB_UPD, RFEIA_UPD, RFEIB_UPD 6311 SStream_concat0(O, "!"); 6312 return; 6313 break; 6314 case 12: 6315 // VABALsv2i64, VABAsv2i32, VABAsv4i32, VABDLsv2i64, VABDsv2i32, VABDsv4i... 6316 SStream_concat0(O, ".s32\t"); 6317 ARM_addVectorDataType(MI, ARM_VECTORDATA_S32); 6318 printOperand(MI, 0, O); 6319 SStream_concat0(O, ", "); 6320 break; 6321 case 13: 6322 // VABALsv4i32, VABAsv4i16, VABAsv8i16, VABDLsv4i32, VABDsv4i16, VABDsv8i... 6323 SStream_concat0(O, ".s16\t"); 6324 ARM_addVectorDataType(MI, ARM_VECTORDATA_S16); 6325 printOperand(MI, 0, O); 6326 SStream_concat0(O, ", "); 6327 break; 6328 case 14: 6329 // VABALsv8i16, VABAsv16i8, VABAsv8i8, VABDLsv8i16, VABDsv16i8, VABDsv8i8... 6330 SStream_concat0(O, ".s8\t"); 6331 ARM_addVectorDataType(MI, ARM_VECTORDATA_S8); 6332 printOperand(MI, 0, O); 6333 SStream_concat0(O, ", "); 6334 break; 6335 case 15: 6336 // VABALuv2i64, VABAuv2i32, VABAuv4i32, VABDLuv2i64, VABDuv2i32, VABDuv4i... 6337 SStream_concat0(O, ".u32\t"); 6338 ARM_addVectorDataType(MI, ARM_VECTORDATA_U32); 6339 printOperand(MI, 0, O); 6340 SStream_concat0(O, ", "); 6341 break; 6342 case 16: 6343 // VABALuv4i32, VABAuv4i16, VABAuv8i16, VABDLuv4i32, VABDuv4i16, VABDuv8i... 6344 SStream_concat0(O, ".u16\t"); 6345 ARM_addVectorDataType(MI, ARM_VECTORDATA_U16); 6346 printOperand(MI, 0, O); 6347 SStream_concat0(O, ", "); 6348 break; 6349 case 17: 6350 // VABALuv8i16, VABAuv16i8, VABAuv8i8, VABDLuv8i16, VABDuv16i8, VABDuv8i8... 6351 SStream_concat0(O, ".u8\t"); 6352 ARM_addVectorDataType(MI, ARM_VECTORDATA_U8); 6353 printOperand(MI, 0, O); 6354 SStream_concat0(O, ", "); 6355 break; 6356 case 18: 6357 // VADDHNv2i32, VADDv1i64, VADDv2i64, VMOVNv2i32, VMOVv1i64, VMOVv2i64, V... 6358 SStream_concat0(O, ".i64\t"); 6359 ARM_addVectorDataType(MI, ARM_VECTORDATA_I64); 6360 printOperand(MI, 0, O); 6361 SStream_concat0(O, ", "); 6362 break; 6363 case 19: 6364 // VADDHNv4i16, VADDv2i32, VADDv4i32, VBICiv2i32, VBICiv4i32, VCEQv2i32, ... 6365 SStream_concat0(O, ".i32\t"); 6366 ARM_addVectorDataType(MI, ARM_VECTORDATA_I32); 6367 printOperand(MI, 0, O); 6368 SStream_concat0(O, ", "); 6369 break; 6370 case 20: 6371 // VADDHNv8i8, VADDv4i16, VADDv8i16, VBICiv4i16, VBICiv8i16, VCEQv4i16, V... 6372 SStream_concat0(O, ".i16\t"); 6373 ARM_addVectorDataType(MI, ARM_VECTORDATA_I16); 6374 printOperand(MI, 0, O); 6375 SStream_concat0(O, ", "); 6376 break; 6377 case 21: 6378 // VADDv16i8, VADDv8i8, VCEQv16i8, VCEQv8i8, VCEQzv16i8, VCEQzv8i8, VCLZv... 6379 SStream_concat0(O, ".i8\t"); 6380 ARM_addVectorDataType(MI, ARM_VECTORDATA_I8); 6381 printOperand(MI, 0, O); 6382 SStream_concat0(O, ", "); 6383 break; 6384 case 22: 6385 // VCNTd, VCNTq, VDUP8d, VDUP8q, VDUPLN8d, VDUPLN8q, VEXTd8, VEXTq8, VLD1... 6386 SStream_concat0(O, ".8\t"); 6387 ARM_addVectorDataSize(MI, 8); 6388 break; 6389 case 23: 6390 // VCVTBDH, VCVTTDH 6391 SStream_concat0(O, ".f16.f64\t"); 6392 ARM_addVectorDataType(MI, ARM_VECTORDATA_F16F64); 6393 printOperand(MI, 0, O); 6394 SStream_concat0(O, ", "); 6395 printOperand(MI, 1, O); 6396 return; 6397 break; 6398 case 24: 6399 // VCVTBHD, VCVTTHD 6400 SStream_concat0(O, ".f64.f16\t"); 6401 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64F16); 6402 printOperand(MI, 0, O); 6403 SStream_concat0(O, ", "); 6404 printOperand(MI, 1, O); 6405 return; 6406 break; 6407 case 25: 6408 // VCVTBHS, VCVTTHS, VCVTh2f 6409 SStream_concat0(O, ".f32.f16\t"); 6410 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32F16); 6411 printOperand(MI, 0, O); 6412 SStream_concat0(O, ", "); 6413 printOperand(MI, 1, O); 6414 return; 6415 break; 6416 case 26: 6417 // VCVTBSH, VCVTTSH, VCVTf2h 6418 SStream_concat0(O, ".f16.f32\t"); 6419 ARM_addVectorDataType(MI, ARM_VECTORDATA_F16F32); 6420 printOperand(MI, 0, O); 6421 SStream_concat0(O, ", "); 6422 printOperand(MI, 1, O); 6423 return; 6424 break; 6425 case 27: 6426 // VCVTDS 6427 SStream_concat0(O, ".f64.f32\t"); 6428 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64F32); 6429 printOperand(MI, 0, O); 6430 SStream_concat0(O, ", "); 6431 printOperand(MI, 1, O); 6432 return; 6433 break; 6434 case 28: 6435 // VCVTSD 6436 SStream_concat0(O, ".f32.f64\t"); 6437 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32F64); 6438 printOperand(MI, 0, O); 6439 SStream_concat0(O, ", "); 6440 printOperand(MI, 1, O); 6441 return; 6442 break; 6443 case 29: 6444 // VCVTf2sd, VCVTf2sq, VCVTf2xsd, VCVTf2xsq, VTOSIRS, VTOSIZS, VTOSLS 6445 SStream_concat0(O, ".s32.f32\t"); 6446 ARM_addVectorDataType(MI, ARM_VECTORDATA_S32F32); 6447 printOperand(MI, 0, O); 6448 SStream_concat0(O, ", "); 6449 printOperand(MI, 1, O); 6450 break; 6451 case 30: 6452 // VCVTf2ud, VCVTf2uq, VCVTf2xud, VCVTf2xuq, VTOUIRS, VTOUIZS, VTOULS 6453 SStream_concat0(O, ".u32.f32\t"); 6454 ARM_addVectorDataType(MI, ARM_VECTORDATA_U32F32); 6455 printOperand(MI, 0, O); 6456 SStream_concat0(O, ", "); 6457 printOperand(MI, 1, O); 6458 break; 6459 case 31: 6460 // VCVTs2fd, VCVTs2fq, VCVTxs2fd, VCVTxs2fq, VSITOS, VSLTOS 6461 SStream_concat0(O, ".f32.s32\t"); 6462 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32S32); 6463 printOperand(MI, 0, O); 6464 SStream_concat0(O, ", "); 6465 printOperand(MI, 1, O); 6466 break; 6467 case 32: 6468 // VCVTu2fd, VCVTu2fq, VCVTxu2fd, VCVTxu2fq, VUITOS, VULTOS 6469 SStream_concat0(O, ".f32.u32\t"); 6470 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32U32); 6471 printOperand(MI, 0, O); 6472 SStream_concat0(O, ", "); 6473 printOperand(MI, 1, O); 6474 break; 6475 case 33: 6476 // VDUP16d, VDUP16q, VDUPLN16d, VDUPLN16q, VEXTd16, VEXTq16, VLD1DUPd16, ... 6477 SStream_concat0(O, ".16\t"); 6478 ARM_addVectorDataSize(MI, 16); 6479 break; 6480 case 34: 6481 // VDUP32d, VDUP32q, VDUPLN32d, VDUPLN32q, VEXTd32, VEXTq32, VGETLNi32, V... 6482 SStream_concat0(O, ".32\t"); 6483 ARM_addVectorDataSize(MI, 32); 6484 break; 6485 case 35: 6486 // VEXTq64, VLD1d64, VLD1d64Q, VLD1d64Qwb_fixed, VLD1d64Qwb_register, VLD... 6487 SStream_concat0(O, ".64\t"); 6488 ARM_addVectorDataSize(MI, 64); 6489 break; 6490 case 36: 6491 // VLD1LNd16, VLD1LNd16_UPD, VLD2LNd16, VLD2LNd16_UPD, VLD2LNq16, VLD2LNq... 6492 SStream_concat0(O, ".16\t{"); 6493 ARM_addVectorDataSize(MI, 16); 6494 break; 6495 case 37: 6496 // VLD1LNd32, VLD1LNd32_UPD, VLD2LNd32, VLD2LNd32_UPD, VLD2LNq32, VLD2LNq... 6497 SStream_concat0(O, ".32\t{"); 6498 ARM_addVectorDataSize(MI, 32); 6499 break; 6500 case 38: 6501 // VLD1LNd8, VLD1LNd8_UPD, VLD2LNd8, VLD2LNd8_UPD, VLD3DUPd8, VLD3DUPd8_U... 6502 SStream_concat0(O, ".8\t{"); 6503 ARM_addVectorDataSize(MI, 8); 6504 break; 6505 case 39: 6506 // VMSR 6507 SStream_concat0(O, "\tfpscr, "); 6508 ARM_addReg(MI, ARM_REG_FPSCR); 6509 printOperand(MI, 0, O); 6510 return; 6511 break; 6512 case 40: 6513 // VMSR_FPEXC 6514 SStream_concat0(O, "\tfpexc, "); 6515 ARM_addReg(MI, ARM_REG_FPEXC); 6516 printOperand(MI, 0, O); 6517 return; 6518 break; 6519 case 41: 6520 // VMSR_FPINST 6521 SStream_concat0(O, "\tfpinst, "); 6522 ARM_addReg(MI, ARM_REG_FPINST); 6523 printOperand(MI, 0, O); 6524 return; 6525 break; 6526 case 42: 6527 // VMSR_FPINST2 6528 SStream_concat0(O, "\tfpinst2, "); 6529 ARM_addReg(MI, ARM_REG_FPINST2); 6530 printOperand(MI, 0, O); 6531 return; 6532 break; 6533 case 43: 6534 // VMSR_FPSID 6535 SStream_concat0(O, "\tfpsid, "); 6536 ARM_addReg(MI, ARM_REG_FPSID); 6537 printOperand(MI, 0, O); 6538 return; 6539 break; 6540 case 44: 6541 // VMULLp8, VMULpd, VMULpq 6542 SStream_concat0(O, ".p8\t"); 6543 ARM_addVectorDataType(MI, ARM_VECTORDATA_P8); 6544 printOperand(MI, 0, O); 6545 SStream_concat0(O, ", "); 6546 printOperand(MI, 1, O); 6547 SStream_concat0(O, ", "); 6548 printOperand(MI, 2, O); 6549 return; 6550 break; 6551 case 45: 6552 // VQADDsv1i64, VQADDsv2i64, VQMOVNsuv2i32, VQMOVNsv2i32, VQRSHLsv1i64, V... 6553 SStream_concat0(O, ".s64\t"); 6554 ARM_addVectorDataType(MI, ARM_VECTORDATA_S64); 6555 printOperand(MI, 0, O); 6556 SStream_concat0(O, ", "); 6557 break; 6558 case 46: 6559 // VQADDuv1i64, VQADDuv2i64, VQMOVNuv2i32, VQRSHLuv1i64, VQRSHLuv2i64, VQ... 6560 SStream_concat0(O, ".u64\t"); 6561 ARM_addVectorDataType(MI, ARM_VECTORDATA_U64); 6562 printOperand(MI, 0, O); 6563 SStream_concat0(O, ", "); 6564 break; 6565 case 47: 6566 // VSHTOD 6567 SStream_concat0(O, ".f64.s16\t"); 6568 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64S16); 6569 printOperand(MI, 0, O); 6570 SStream_concat0(O, ", "); 6571 printOperand(MI, 1, O); 6572 SStream_concat0(O, ", "); 6573 printFBits16(MI, 2, O); 6574 return; 6575 break; 6576 case 48: 6577 // VSHTOS 6578 SStream_concat0(O, ".f32.s16\t"); 6579 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32S16); 6580 printOperand(MI, 0, O); 6581 SStream_concat0(O, ", "); 6582 printOperand(MI, 1, O); 6583 SStream_concat0(O, ", "); 6584 printFBits16(MI, 2, O); 6585 return; 6586 break; 6587 case 49: 6588 // VSITOD, VSLTOD 6589 SStream_concat0(O, ".f64.s32\t"); 6590 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64S32); 6591 printOperand(MI, 0, O); 6592 SStream_concat0(O, ", "); 6593 printOperand(MI, 1, O); 6594 break; 6595 case 50: 6596 // VTOSHD 6597 SStream_concat0(O, ".s16.f64\t"); 6598 ARM_addVectorDataType(MI, ARM_VECTORDATA_S16F64); 6599 printOperand(MI, 0, O); 6600 SStream_concat0(O, ", "); 6601 printOperand(MI, 1, O); 6602 SStream_concat0(O, ", "); 6603 printFBits16(MI, 2, O); 6604 return; 6605 break; 6606 case 51: 6607 // VTOSHS 6608 SStream_concat0(O, ".s16.f32\t"); 6609 ARM_addVectorDataType(MI, ARM_VECTORDATA_S16F32); 6610 printOperand(MI, 0, O); 6611 SStream_concat0(O, ", "); 6612 printOperand(MI, 1, O); 6613 SStream_concat0(O, ", "); 6614 printFBits16(MI, 2, O); 6615 return; 6616 break; 6617 case 52: 6618 // VTOSIRD, VTOSIZD, VTOSLD 6619 SStream_concat0(O, ".s32.f64\t"); 6620 ARM_addVectorDataType(MI, ARM_VECTORDATA_S32F64); 6621 printOperand(MI, 0, O); 6622 SStream_concat0(O, ", "); 6623 printOperand(MI, 1, O); 6624 break; 6625 case 53: 6626 // VTOUHD 6627 SStream_concat0(O, ".u16.f64\t"); 6628 ARM_addVectorDataType(MI, ARM_VECTORDATA_U16F64); 6629 printOperand(MI, 0, O); 6630 SStream_concat0(O, ", "); 6631 printOperand(MI, 1, O); 6632 SStream_concat0(O, ", "); 6633 printFBits16(MI, 2, O); 6634 return; 6635 break; 6636 case 54: 6637 // VTOUHS 6638 SStream_concat0(O, ".u16.f32\t"); 6639 ARM_addVectorDataType(MI, ARM_VECTORDATA_U16F32); 6640 printOperand(MI, 0, O); 6641 SStream_concat0(O, ", "); 6642 printOperand(MI, 1, O); 6643 SStream_concat0(O, ", "); 6644 printFBits16(MI, 2, O); 6645 return; 6646 break; 6647 case 55: 6648 // VTOUIRD, VTOUIZD, VTOULD 6649 SStream_concat0(O, ".u32.f64\t"); 6650 ARM_addVectorDataType(MI, ARM_VECTORDATA_U32F64); 6651 printOperand(MI, 0, O); 6652 SStream_concat0(O, ", "); 6653 printOperand(MI, 1, O); 6654 break; 6655 case 56: 6656 // VUHTOD 6657 SStream_concat0(O, ".f64.u16\t"); 6658 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64U16); 6659 printOperand(MI, 0, O); 6660 SStream_concat0(O, ", "); 6661 printOperand(MI, 1, O); 6662 SStream_concat0(O, ", "); 6663 printFBits16(MI, 2, O); 6664 return; 6665 break; 6666 case 57: 6667 // VUHTOS 6668 SStream_concat0(O, ".f32.u16\t"); 6669 ARM_addVectorDataType(MI, ARM_VECTORDATA_F32U16); 6670 printOperand(MI, 0, O); 6671 SStream_concat0(O, ", "); 6672 printOperand(MI, 1, O); 6673 SStream_concat0(O, ", "); 6674 printFBits16(MI, 2, O); 6675 return; 6676 break; 6677 case 58: 6678 // VUITOD, VULTOD 6679 SStream_concat0(O, ".f64.u32\t"); 6680 ARM_addVectorDataType(MI, ARM_VECTORDATA_F64U32); 6681 printOperand(MI, 0, O); 6682 SStream_concat0(O, ", "); 6683 printOperand(MI, 1, O); 6684 break; 6685 case 59: 6686 // t2ADCrr, t2ADCrs, t2ADDri, t2ADDrr, t2ADDrs, t2ADR, t2ANDrr, t2ANDrs, ... 6687 SStream_concat0(O, ".w\t"); 6688 break; 6689 case 60: 6690 // t2SRSDB, t2SRSIA 6691 SStream_concat0(O, "\tsp, "); 6692 ARM_addReg(MI, ARM_REG_SP); 6693 printOperand(MI, 0, O); 6694 return; 6695 break; 6696 case 61: 6697 // t2SRSDB_UPD, t2SRSIA_UPD 6698 SStream_concat0(O, "\tsp!, "); 6699 ARM_addReg(MI, ARM_REG_SP); 6700 printOperand(MI, 0, O); 6701 return; 6702 break; 6703 case 62: 6704 // t2SUBS_PC_LR 6705 SStream_concat0(O, "\tpc, lr, "); 6706 ARM_addReg(MI, ARM_REG_PC); 6707 ARM_addReg(MI, ARM_REG_LR); 6708 printOperand(MI, 0, O); 6709 return; 6710 break; 6711 case 63: 6712 // tADC, tADDi3, tADDi8, tADDrr, tAND, tASRri, tASRrr, tBIC, tEOR, tLSLri... 6713 printPredicateOperand(MI, 4, O); 6714 SStream_concat0(O, "\t"); 6715 printOperand(MI, 0, O); 6716 SStream_concat0(O, ", "); 6717 break; 6718 case 64: 6719 // tMOVi8, tMVN, tRSB 6720 printPredicateOperand(MI, 3, O); 6721 SStream_concat0(O, "\t"); 6722 printOperand(MI, 0, O); 6723 SStream_concat0(O, ", "); 6724 printOperand(MI, 2, O); 6725 break; 6726 } 6727 6728 6729 // Fragment 2 encoded into 6 bits for 58 unique commands. 6730 //printf("Frag-2: %"PRIu64"\n", (Bits >> 24) & 63); 6731 switch ((Bits >> 24) & 63) { 6732 default: // llvm_unreachable("Invalid command number."); 6733 case 0: 6734 // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ADR, ANDri, ANDrr, ANDrsi,... 6735 printOperand(MI, 0, O); 6736 break; 6737 case 1: 6738 // AESD, AESE, MCR2, MCRR2, MRRC2, SHA1C, SHA1M, SHA1P, SHA1SU0, SHA1SU1,... 6739 printOperand(MI, 2, O); 6740 break; 6741 case 2: 6742 // AESIMC, AESMC, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, CRC32W, FLDM... 6743 printOperand(MI, 1, O); 6744 break; 6745 case 3: 6746 // CDP, LDCL_OFFSET, LDCL_OPTION, LDCL_POST, LDCL_PRE, LDC_OFFSET, LDC_OP... 6747 printPImmediate(MI, 0, O); 6748 SStream_concat0(O, ", "); 6749 break; 6750 case 4: 6751 // CDP2 6752 printCImmediate(MI, 2, O); 6753 SStream_concat0(O, ", "); 6754 printCImmediate(MI, 3, O); 6755 SStream_concat0(O, ", "); 6756 printCImmediate(MI, 4, O); 6757 SStream_concat0(O, ", "); 6758 printOperand(MI, 5, O); 6759 return; 6760 break; 6761 case 5: 6762 // CPS2p, CPS3p, t2CPS2p, t2CPS3p, tCPS 6763 printCPSIFlag(MI, 1, O); 6764 break; 6765 case 6: 6766 // FCONSTD, FCONSTS, VABDfd, VABDfq, VABSD, VABSS, VABSfd, VABSfq, VACGEd... 6767 SStream_concat0(O, ", "); 6768 break; 6769 case 7: 6770 // ITasm, t2IT 6771 printMandatoryPredicateOperand(MI, 0, O); 6772 return; 6773 break; 6774 case 8: 6775 // LDAEXD, LDREXD 6776 printGPRPairOperand(MI, 0, O, MRI); 6777 SStream_concat0(O, ", "); 6778 printAddrMode7Operand(MI, 1, O); 6779 return; 6780 break; 6781 case 9: 6782 // LDC2L_OFFSET, LDC2_OFFSET, STC2L_OFFSET, STC2_OFFSET 6783 printAddrMode5Operand(MI, 2, O, false); 6784 return; 6785 break; 6786 case 10: 6787 // LDC2L_OPTION, LDC2L_POST, LDC2_OPTION, LDC2_POST, STC2L_OPTION, STC2L_... 6788 printAddrMode7Operand(MI, 2, O); 6789 SStream_concat0(O, ", "); 6790 break; 6791 case 11: 6792 // LDC2L_PRE, LDC2_PRE, STC2L_PRE, STC2_PRE 6793 printAddrMode5Operand(MI, 2, O, true); 6794 SStream_concat0(O, "!"); 6795 return; 6796 break; 6797 case 12: 6798 // MRC, t2MRC, t2MRC2 6799 printPImmediate(MI, 1, O); 6800 SStream_concat0(O, ", "); 6801 printOperand(MI, 2, O); 6802 SStream_concat0(O, ", "); 6803 printOperand(MI, 0, O); 6804 SStream_concat0(O, ", "); 6805 printCImmediate(MI, 3, O); 6806 SStream_concat0(O, ", "); 6807 printCImmediate(MI, 4, O); 6808 SStream_concat0(O, ", "); 6809 printOperand(MI, 5, O); 6810 return; 6811 break; 6812 case 13: 6813 // MSR, MSRi, t2MSR_AR, t2MSR_M 6814 printMSRMaskOperand(MI, 0, O); 6815 SStream_concat0(O, ", "); 6816 break; 6817 case 14: 6818 // MSRbanked, t2MSRbanked 6819 printBankedRegOperand(MI, 0, O); 6820 SStream_concat0(O, ", "); 6821 printOperand(MI, 1, O); 6822 return; 6823 break; 6824 case 15: 6825 // VBICiv2i32, VBICiv4i16, VBICiv4i32, VBICiv8i16, VMOVv16i8, VMOVv1i64, ... 6826 printNEONModImmOperand(MI, 1, O); 6827 return; 6828 break; 6829 case 16: 6830 // VCMPEZD, VCMPEZS, VCMPZD, VCMPZS, tRSB 6831 SStream_concat0(O, ", #0"); 6832 op_addImm(MI, 0); 6833 return; 6834 break; 6835 case 17: 6836 // VCVTf2sd, VCVTf2sq, VCVTf2ud, VCVTf2uq, VCVTs2fd, VCVTs2fq, VCVTu2fd, ... 6837 return; 6838 break; 6839 case 18: 6840 // VLD1DUPd16, VLD1DUPd16wb_fixed, VLD1DUPd16wb_register, VLD1DUPd32, VLD... 6841 printVectorListOneAllLanes(MI, 0, O); 6842 SStream_concat0(O, ", "); 6843 break; 6844 case 19: 6845 // VLD1DUPq16, VLD1DUPq16wb_fixed, VLD1DUPq16wb_register, VLD1DUPq32, VLD... 6846 printVectorListTwoAllLanes(MI, 0, O, MRI); 6847 SStream_concat0(O, ", "); 6848 break; 6849 case 20: 6850 // VLD1d16, VLD1d16wb_fixed, VLD1d16wb_register, VLD1d32, VLD1d32wb_fixed... 6851 printVectorListOne(MI, 0, O); 6852 SStream_concat0(O, ", "); 6853 break; 6854 case 21: 6855 // VLD1d16Q, VLD1d16Qwb_fixed, VLD1d16Qwb_register, VLD1d32Q, VLD1d32Qwb_... 6856 printVectorListFour(MI, 0, O); 6857 SStream_concat0(O, ", "); 6858 break; 6859 case 22: 6860 // VLD1d16T, VLD1d16Twb_fixed, VLD1d16Twb_register, VLD1d32T, VLD1d32Twb_... 6861 printVectorListThree(MI, 0, O); 6862 SStream_concat0(O, ", "); 6863 break; 6864 case 23: 6865 // VLD1q16, VLD1q16wb_fixed, VLD1q16wb_register, VLD1q32, VLD1q32wb_fixed... 6866 printVectorListTwo(MI, 0, O, MRI); 6867 SStream_concat0(O, ", "); 6868 break; 6869 case 24: 6870 // VLD2DUPd16x2, VLD2DUPd16x2wb_fixed, VLD2DUPd16x2wb_register, VLD2DUPd3... 6871 printVectorListTwoSpacedAllLanes(MI, 0, O, MRI); 6872 SStream_concat0(O, ", "); 6873 break; 6874 case 25: 6875 // VLD2b16, VLD2b16wb_fixed, VLD2b16wb_register, VLD2b32, VLD2b32wb_fixed... 6876 printVectorListTwoSpaced(MI, 0, O, MRI); 6877 SStream_concat0(O, ", "); 6878 break; 6879 case 26: 6880 // VLD3DUPdAsm_16, VLD3DUPdAsm_32, VLD3DUPdAsm_8, VLD3DUPdWB_fixed_Asm_16... 6881 printVectorListThreeAllLanes(MI, 0, O); 6882 SStream_concat0(O, ", "); 6883 printAddrMode6Operand(MI, 1, O); 6884 break; 6885 case 27: 6886 // VLD3DUPqAsm_16, VLD3DUPqAsm_32, VLD3DUPqAsm_8, VLD3DUPqWB_fixed_Asm_16... 6887 printVectorListThreeSpacedAllLanes(MI, 0, O); 6888 SStream_concat0(O, ", "); 6889 printAddrMode6Operand(MI, 1, O); 6890 break; 6891 case 28: 6892 // VLD3qAsm_16, VLD3qAsm_32, VLD3qAsm_8, VLD3qWB_fixed_Asm_16, VLD3qWB_fi... 6893 printVectorListThreeSpaced(MI, 0, O); 6894 SStream_concat0(O, ", "); 6895 printAddrMode6Operand(MI, 1, O); 6896 break; 6897 case 29: 6898 // VLD4DUPdAsm_16, VLD4DUPdAsm_32, VLD4DUPdAsm_8, VLD4DUPdWB_fixed_Asm_16... 6899 printVectorListFourAllLanes(MI, 0, O); 6900 SStream_concat0(O, ", "); 6901 printAddrMode6Operand(MI, 1, O); 6902 break; 6903 case 30: 6904 // VLD4DUPqAsm_16, VLD4DUPqAsm_32, VLD4DUPqAsm_8, VLD4DUPqWB_fixed_Asm_16... 6905 printVectorListFourSpacedAllLanes(MI, 0, O); 6906 SStream_concat0(O, ", "); 6907 printAddrMode6Operand(MI, 1, O); 6908 break; 6909 case 31: 6910 // VLD4qAsm_16, VLD4qAsm_32, VLD4qAsm_8, VLD4qWB_fixed_Asm_16, VLD4qWB_fi... 6911 printVectorListFourSpaced(MI, 0, O); 6912 SStream_concat0(O, ", "); 6913 printAddrMode6Operand(MI, 1, O); 6914 break; 6915 case 32: 6916 // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD, VST2LNd16_UPD, VST2LNd32_U... 6917 printOperand(MI, 4, O); 6918 break; 6919 case 33: 6920 // VST1d16, VST1d32, VST1d64, VST1d8 6921 printVectorListOne(MI, 2, O); 6922 SStream_concat0(O, ", "); 6923 printAddrMode6Operand(MI, 0, O); 6924 return; 6925 break; 6926 case 34: 6927 // VST1d16Q, VST1d32Q, VST1d64Q, VST1d8Q, VST2q16, VST2q32, VST2q8 6928 printVectorListFour(MI, 2, O); 6929 SStream_concat0(O, ", "); 6930 printAddrMode6Operand(MI, 0, O); 6931 return; 6932 break; 6933 case 35: 6934 // VST1d16Qwb_fixed, VST1d32Qwb_fixed, VST1d64Qwb_fixed, VST1d8Qwb_fixed,... 6935 printVectorListFour(MI, 3, O); 6936 SStream_concat0(O, ", "); 6937 printAddrMode6Operand(MI, 1, O); 6938 SStream_concat0(O, "!"); 6939 return; 6940 break; 6941 case 36: 6942 // VST1d16Qwb_register, VST1d32Qwb_register, VST1d64Qwb_register, VST1d8Q... 6943 printVectorListFour(MI, 4, O); 6944 SStream_concat0(O, ", "); 6945 printAddrMode6Operand(MI, 1, O); 6946 SStream_concat0(O, ", "); 6947 printOperand(MI, 3, O); 6948 return; 6949 break; 6950 case 37: 6951 // VST1d16T, VST1d32T, VST1d64T, VST1d8T 6952 printVectorListThree(MI, 2, O); 6953 SStream_concat0(O, ", "); 6954 printAddrMode6Operand(MI, 0, O); 6955 return; 6956 break; 6957 case 38: 6958 // VST1d16Twb_fixed, VST1d32Twb_fixed, VST1d64Twb_fixed, VST1d8Twb_fixed 6959 printVectorListThree(MI, 3, O); 6960 SStream_concat0(O, ", "); 6961 printAddrMode6Operand(MI, 1, O); 6962 SStream_concat0(O, "!"); 6963 return; 6964 break; 6965 case 39: 6966 // VST1d16Twb_register, VST1d32Twb_register, VST1d64Twb_register, VST1d8T... 6967 printVectorListThree(MI, 4, O); 6968 SStream_concat0(O, ", "); 6969 printAddrMode6Operand(MI, 1, O); 6970 SStream_concat0(O, ", "); 6971 printOperand(MI, 3, O); 6972 return; 6973 break; 6974 case 40: 6975 // VST1d16wb_fixed, VST1d32wb_fixed, VST1d64wb_fixed, VST1d8wb_fixed 6976 printVectorListOne(MI, 3, O); 6977 SStream_concat0(O, ", "); 6978 printAddrMode6Operand(MI, 1, O); 6979 SStream_concat0(O, "!"); 6980 return; 6981 break; 6982 case 41: 6983 // VST1d16wb_register, VST1d32wb_register, VST1d64wb_register, VST1d8wb_r... 6984 printVectorListOne(MI, 4, O); 6985 SStream_concat0(O, ", "); 6986 printAddrMode6Operand(MI, 1, O); 6987 SStream_concat0(O, ", "); 6988 printOperand(MI, 3, O); 6989 return; 6990 break; 6991 case 42: 6992 // VST1q16, VST1q32, VST1q64, VST1q8, VST2d16, VST2d32, VST2d8 6993 printVectorListTwo(MI, 2, O, MRI); 6994 SStream_concat0(O, ", "); 6995 printAddrMode6Operand(MI, 0, O); 6996 return; 6997 break; 6998 case 43: 6999 // VST1q16wb_fixed, VST1q32wb_fixed, VST1q64wb_fixed, VST1q8wb_fixed, VST... 7000 printVectorListTwo(MI, 3, O, MRI); 7001 SStream_concat0(O, ", "); 7002 printAddrMode6Operand(MI, 1, O); 7003 SStream_concat0(O, "!"); 7004 return; 7005 break; 7006 case 44: 7007 // VST1q16wb_register, VST1q32wb_register, VST1q64wb_register, VST1q8wb_r... 7008 printVectorListTwo(MI, 4, O, MRI); 7009 SStream_concat0(O, ", "); 7010 printAddrMode6Operand(MI, 1, O); 7011 SStream_concat0(O, ", "); 7012 printOperand(MI, 3, O); 7013 return; 7014 break; 7015 case 45: 7016 // VST2b16, VST2b32, VST2b8 7017 printVectorListTwoSpaced(MI, 2, O, MRI); 7018 SStream_concat0(O, ", "); 7019 printAddrMode6Operand(MI, 0, O); 7020 return; 7021 break; 7022 case 46: 7023 // VST2b16wb_fixed, VST2b32wb_fixed, VST2b8wb_fixed 7024 printVectorListTwoSpaced(MI, 3, O, MRI); 7025 SStream_concat0(O, ", "); 7026 printAddrMode6Operand(MI, 1, O); 7027 SStream_concat0(O, "!"); 7028 return; 7029 break; 7030 case 47: 7031 // VST2b16wb_register, VST2b32wb_register, VST2b8wb_register 7032 printVectorListTwoSpaced(MI, 4, O, MRI); 7033 SStream_concat0(O, ", "); 7034 printAddrMode6Operand(MI, 1, O); 7035 SStream_concat0(O, ", "); 7036 printOperand(MI, 3, O); 7037 return; 7038 break; 7039 case 48: 7040 // t2DMB, t2DSB 7041 printMemBOption(MI, 0, O); 7042 return; 7043 break; 7044 case 49: 7045 // t2ISB 7046 printInstSyncBOption(MI, 0, O); 7047 return; 7048 break; 7049 case 50: 7050 // t2PLDWi12, t2PLDi12, t2PLIi12 7051 printAddrModeImm12Operand(MI, 0, O, false); 7052 return; 7053 break; 7054 case 51: 7055 // t2PLDWi8, t2PLDi8, t2PLIi8 7056 printT2AddrModeImm8Operand(MI, 0, O, false); 7057 return; 7058 break; 7059 case 52: 7060 // t2PLDWs, t2PLDs, t2PLIs 7061 printT2AddrModeSoRegOperand(MI, 0, O); 7062 return; 7063 break; 7064 case 53: 7065 // t2PLDpci, t2PLIpci 7066 printThumbLdrLabelOperand(MI, 0, O); 7067 return; 7068 break; 7069 case 54: 7070 // t2TBB 7071 printAddrModeTBB(MI, 0, O); 7072 return; 7073 break; 7074 case 55: 7075 // t2TBH 7076 printAddrModeTBH(MI, 0, O); 7077 return; 7078 break; 7079 case 56: 7080 // tADC, tADDi8, tAND, tASRrr, tBIC, tEOR, tLSLrr, tLSRrr, tORR, tROR, tS... 7081 printOperand(MI, 3, O); 7082 return; 7083 break; 7084 case 57: 7085 // tPOP, tPUSH 7086 printRegisterList(MI, 2, O); 7087 return; 7088 break; 7089 } 7090 7091 7092 // Fragment 3 encoded into 5 bits for 29 unique commands. 7093 //printf("Frag-3: %"PRIu64"\n", (Bits >> 30) & 31); 7094 switch ((Bits >> 30) & 31) { 7095 default: // llvm_unreachable("Invalid command number."); 7096 case 0: 7097 // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ADR, ANDri, ANDrr, ANDrsi,... 7098 SStream_concat0(O, ", "); 7099 break; 7100 case 1: 7101 // AESD, AESE, AESIMC, AESMC, BLX_pred, BL_pred, BXJ, BX_pred, Bcc, CPS2p... 7102 return; 7103 break; 7104 case 2: 7105 // CDP, MCR, MCRR, MRRC, MSR, VABDfd, VABDfq, VABSD, VABSS, VABSfd, VABSf... 7106 printOperand(MI, 1, O); 7107 break; 7108 case 3: 7109 // FCONSTD, FCONSTS, VMOVv2f32, VMOVv4f32 7110 printFPImmOperand(MI, 1, O); 7111 return; 7112 break; 7113 case 4: 7114 // FLDMXDB_UPD, FLDMXIA_UPD, FSTMXDB_UPD, FSTMXIA_UPD, LDMDA_UPD, LDMDB_U... 7115 SStream_concat0(O, "!, "); 7116 printRegisterList(MI, 4, O); 7117 break; 7118 case 5: 7119 // LDC2L_OPTION, LDC2_OPTION, STC2L_OPTION, STC2_OPTION 7120 printCoprocOptionImm(MI, 3, O); 7121 return; 7122 break; 7123 case 6: 7124 // LDC2L_POST, LDC2_POST, STC2L_POST, STC2_POST 7125 printPostIdxImm8s4Operand(MI, 3, O); 7126 return; 7127 break; 7128 case 7: 7129 // LDCL_OFFSET, LDCL_OPTION, LDCL_POST, LDCL_PRE, LDC_OFFSET, LDC_OPTION,... 7130 printCImmediate(MI, 1, O); 7131 SStream_concat0(O, ", "); 7132 break; 7133 case 8: 7134 // MRS, t2MRS_AR 7135 SStream_concat0(O, ", apsr"); 7136 ARM_addReg(MI, ARM_REG_APSR); 7137 return; 7138 break; 7139 case 9: 7140 // MRSsys, t2MRSsys_AR 7141 SStream_concat0(O, ", spsr"); 7142 ARM_addReg(MI, ARM_REG_SPSR); 7143 return; 7144 break; 7145 case 10: 7146 // MSRi 7147 printModImmOperand(MI, 1, O); 7148 return; 7149 break; 7150 case 11: 7151 // VCEQzv16i8, VCEQzv2i32, VCEQzv4i16, VCEQzv4i32, VCEQzv8i16, VCEQzv8i8,... 7152 SStream_concat0(O, ", #0"); 7153 op_addImm(MI, 0); 7154 return; 7155 break; 7156 case 12: 7157 // VCVTf2xsd, VCVTf2xsq, VCVTf2xud, VCVTf2xuq, VCVTxs2fd, VCVTxs2fq, VCVT... 7158 printOperand(MI, 2, O); 7159 break; 7160 case 13: 7161 // VGETLNs16, VGETLNs8, VGETLNu16, VGETLNu8 7162 printVectorIndex(MI, 2, O); 7163 return; 7164 break; 7165 case 14: 7166 // VLD1DUPd16, VLD1DUPd32, VLD1DUPd8, VLD1DUPq16, VLD1DUPq32, VLD1DUPq8, ... 7167 printAddrMode6Operand(MI, 1, O); 7168 break; 7169 case 15: 7170 // VLD1DUPd16wb_fixed, VLD1DUPd16wb_register, VLD1DUPd32wb_fixed, VLD1DUP... 7171 printAddrMode6Operand(MI, 2, O); 7172 break; 7173 case 16: 7174 // VLD1LNd16, VLD1LNd16_UPD, VLD1LNd32, VLD1LNd32_UPD, VLD1LNd8, VLD1LNd8... 7175 SStream_concat0(O, "["); 7176 set_mem_access(MI, true); 7177 break; 7178 case 17: 7179 // VLD3DUPd16, VLD3DUPd16_UPD, VLD3DUPd32, VLD3DUPd32_UPD, VLD3DUPd8, VLD... 7180 SStream_concat0(O, "[], "); 7181 printOperand(MI, 1, O); 7182 SStream_concat0(O, "[], "); 7183 printOperand(MI, 2, O); 7184 break; 7185 case 18: 7186 // VLD3DUPdWB_fixed_Asm_16, VLD3DUPdWB_fixed_Asm_32, VLD3DUPdWB_fixed_Asm... 7187 SStream_concat0(O, "!"); 7188 return; 7189 break; 7190 case 19: 7191 // VMRS 7192 SStream_concat0(O, ", fpscr"); 7193 ARM_addReg(MI, ARM_REG_FPSCR); 7194 return; 7195 break; 7196 case 20: 7197 // VMRS_FPEXC 7198 SStream_concat0(O, ", fpexc"); 7199 ARM_addReg(MI, ARM_REG_FPEXC); 7200 return; 7201 break; 7202 case 21: 7203 // VMRS_FPINST 7204 SStream_concat0(O, ", fpinst"); 7205 ARM_addReg(MI, ARM_REG_FPINST); 7206 return; 7207 break; 7208 case 22: 7209 // VMRS_FPINST2 7210 SStream_concat0(O, ", fpinst2"); 7211 ARM_addReg(MI, ARM_REG_FPINST2); 7212 return; 7213 break; 7214 case 23: 7215 // VMRS_FPSID 7216 SStream_concat0(O, ", fpsid"); 7217 ARM_addReg(MI, ARM_REG_FPSID); 7218 return; 7219 break; 7220 case 24: 7221 // VMRS_MVFR0 7222 SStream_concat0(O, ", mvfr0"); 7223 ARM_addReg(MI, ARM_REG_MVFR0); 7224 return; 7225 break; 7226 case 25: 7227 // VMRS_MVFR1 7228 SStream_concat0(O, ", mvfr1"); 7229 ARM_addReg(MI, ARM_REG_MVFR1); 7230 return; 7231 break; 7232 case 26: 7233 // VMRS_MVFR2 7234 SStream_concat0(O, ", mvfr2"); 7235 ARM_addReg(MI, ARM_REG_MVFR2); 7236 return; 7237 break; 7238 case 27: 7239 // VSETLNi16, VSETLNi32, VSETLNi8 7240 printVectorIndex(MI, 3, O); 7241 SStream_concat0(O, ", "); 7242 printOperand(MI, 2, O); 7243 return; 7244 break; 7245 case 28: 7246 // VSLTOD, VSLTOS, VTOSLD, VTOSLS, VTOULD, VTOULS, VULTOD, VULTOS 7247 printFBits32(MI, 2, O); 7248 return; 7249 break; 7250 } 7251 7252 7253 // Fragment 4 encoded into 6 bits for 64 unique commands. 7254 //printf("Frag-4: %"PRIu64"\n", (Bits >> 35) & 63); 7255 switch ((Bits >> 35) & 63) { 7256 default: // llvm_unreachable("Invalid command number."); 7257 case 0: 7258 // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ANDri, ANDrr, ANDrsi, ASRi... 7259 printOperand(MI, 1, O); 7260 break; 7261 case 1: 7262 // ADR, t2ADR 7263 printAdrLabelOperand(MI, 1, O, 0); 7264 return; 7265 break; 7266 case 2: 7267 // BFC, t2BFC 7268 printBitfieldInvMaskImmOperand(MI, 2, O); 7269 return; 7270 break; 7271 case 3: 7272 // BFI, CPS3p, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, CRC32W, MOVTi16... 7273 printOperand(MI, 2, O); 7274 break; 7275 case 4: 7276 // CDP, MCR, MCRR, MRRC, VABDfd, VABDfq, VACGEd, VACGEq, VACGTd, VACGTq, ... 7277 SStream_concat0(O, ", "); 7278 break; 7279 case 5: 7280 // CMNri, CMPri, MOVi, MVNi, TEQri, TSTri 7281 printModImmOperand(MI, 1, O); 7282 return; 7283 break; 7284 case 6: 7285 // CMNzrsi, CMPrsi, MOVsi, MVNsi, TEQrsi, TSTrsi 7286 printSORegImmOperand(MI, 1, O); 7287 return; 7288 break; 7289 case 7: 7290 // CMNzrsr, CMPrsr, MOVsr, MVNsr, TEQrsr, TSTrsr, t2MOVSsr, t2MOVsr 7291 printSORegRegOperand(MI, 1, O); 7292 return; 7293 break; 7294 case 8: 7295 // FLDMXDB_UPD, FLDMXIA_UPD, FSTMXDB_UPD, FSTMXIA_UPD, LDMDA_UPD, LDMDB_U... 7296 return; 7297 break; 7298 case 9: 7299 // FLDMXIA, FSTMXIA, LDMDA, LDMDB, LDMIA, LDMIB, STMDA, STMDB, STMIA, STM... 7300 printRegisterList(MI, 3, O); 7301 break; 7302 case 10: 7303 // LDA, LDAB, LDAEX, LDAEXB, LDAEXH, LDAH, LDRBT_POST, LDREX, LDREXB, LDR... 7304 printAddrMode7Operand(MI, 1, O); 7305 return; 7306 break; 7307 case 11: 7308 // LDCL_OFFSET, LDC_OFFSET, STCL_OFFSET, STC_OFFSET, t2LDC2L_OFFSET, t2LD... 7309 printAddrMode5Operand(MI, 2, O, false); 7310 return; 7311 break; 7312 case 12: 7313 // LDCL_OPTION, LDCL_POST, LDC_OPTION, LDC_POST, LDRBT_POST_IMM, LDRBT_PO... 7314 printAddrMode7Operand(MI, 2, O); 7315 break; 7316 case 13: 7317 // LDCL_PRE, LDC_PRE, STCL_PRE, STC_PRE, t2LDC2L_PRE, t2LDC2_PRE, t2LDCL_... 7318 printAddrMode5Operand(MI, 2, O, true); 7319 SStream_concat0(O, "!"); 7320 return; 7321 break; 7322 case 14: 7323 // LDRB_PRE_IMM, LDR_PRE_IMM, STRB_PRE_IMM, STR_PRE_IMM 7324 printAddrModeImm12Operand(MI, 2, O, true); 7325 SStream_concat0(O, "!"); 7326 return; 7327 break; 7328 case 15: 7329 // LDRB_PRE_REG, LDR_PRE_REG, STRB_PRE_REG, STR_PRE_REG 7330 printAddrMode2Operand(MI, 2, O); 7331 SStream_concat0(O, "!"); 7332 return; 7333 break; 7334 case 16: 7335 // LDRBi12, LDRcp, LDRi12, STRBi12, STRi12, t2LDRBi12, t2LDRHi12, t2LDRSB... 7336 printAddrModeImm12Operand(MI, 1, O, false); 7337 return; 7338 break; 7339 case 17: 7340 // LDRBrs, LDRrs, STRBrs, STRrs 7341 printAddrMode2Operand(MI, 1, O); 7342 return; 7343 break; 7344 case 18: 7345 // LDRH, LDRSB, LDRSH, STRH 7346 printAddrMode3Operand(MI, 1, O, false); 7347 return; 7348 break; 7349 case 19: 7350 // LDRH_PRE, LDRSB_PRE, LDRSH_PRE, STRH_PRE 7351 printAddrMode3Operand(MI, 2, O, true); 7352 SStream_concat0(O, "!"); 7353 return; 7354 break; 7355 case 20: 7356 // MCR2 7357 printCImmediate(MI, 3, O); 7358 SStream_concat0(O, ", "); 7359 printCImmediate(MI, 4, O); 7360 SStream_concat0(O, ", "); 7361 printOperand(MI, 5, O); 7362 return; 7363 break; 7364 case 21: 7365 // MCRR2, MRRC2, SHA1C, SHA1M, SHA1P, SHA1SU0, SHA256H, SHA256H2, SHA256S... 7366 printOperand(MI, 3, O); 7367 break; 7368 case 22: 7369 // MRSbanked, t2MRSbanked 7370 printBankedRegOperand(MI, 1, O); 7371 return; 7372 break; 7373 case 23: 7374 // SSAT, SSAT16, t2SSAT, t2SSAT16 7375 printImmPlusOneOperand(MI, 1, O); 7376 SStream_concat0(O, ", "); 7377 printOperand(MI, 2, O); 7378 break; 7379 case 24: 7380 // STLEXD, STREXD 7381 printGPRPairOperand(MI, 1, O, MRI); 7382 SStream_concat0(O, ", "); 7383 printAddrMode7Operand(MI, 2, O); 7384 return; 7385 break; 7386 case 25: 7387 // VCEQzv2f32, VCEQzv4f32, VCGEzv2f32, VCGEzv4f32, VCGTzv2f32, VCGTzv4f32... 7388 SStream_concat0(O, ", #0"); 7389 op_addImm(MI, 0); 7390 return; 7391 break; 7392 case 26: 7393 // VLD1DUPd16wb_fixed, VLD1DUPd32wb_fixed, VLD1DUPd8wb_fixed, VLD1DUPq16w... 7394 SStream_concat0(O, "!"); 7395 return; 7396 break; 7397 case 27: 7398 // VLD1LNd16, VLD1LNd32, VLD1LNd8, VST2LNd16, VST2LNd32, VST2LNd8, VST2LN... 7399 printNoHashImmediate(MI, 4, O); 7400 break; 7401 case 28: 7402 // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD, VLD2LNd16, VLD2LNd32, VLD2... 7403 printNoHashImmediate(MI, 6, O); 7404 break; 7405 case 29: 7406 // VLD1LNdAsm_16, VLD1LNdAsm_32, VLD1LNdAsm_8, VLD1LNdWB_fixed_Asm_16, VL... 7407 printAddrMode6Operand(MI, 2, O); 7408 break; 7409 case 30: 7410 // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U... 7411 printNoHashImmediate(MI, 8, O); 7412 SStream_concat0(O, "], "); 7413 set_mem_access(MI, false); 7414 break; 7415 case 31: 7416 // VLD3DUPd16, VLD3DUPd16_UPD, VLD3DUPd32, VLD3DUPd32_UPD, VLD3DUPd8, VLD... 7417 SStream_concat0(O, "[]}, "); 7418 break; 7419 case 32: 7420 // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U... 7421 printNoHashImmediate(MI, 10, O); 7422 SStream_concat0(O, "], "); 7423 set_mem_access(MI, false); 7424 printOperand(MI, 1, O); 7425 SStream_concat0(O, "["); 7426 set_mem_access(MI, true); 7427 printNoHashImmediate(MI, 10, O); 7428 SStream_concat0(O, "], "); 7429 set_mem_access(MI, false); 7430 printOperand(MI, 2, O); 7431 SStream_concat0(O, "["); 7432 set_mem_access(MI, true); 7433 printNoHashImmediate(MI, 10, O); 7434 break; 7435 case 33: 7436 // VLD4DUPd16, VLD4DUPd16_UPD, VLD4DUPd32, VLD4DUPd32_UPD, VLD4DUPd8, VLD... 7437 SStream_concat0(O, "[], "); 7438 printOperand(MI, 3, O); 7439 SStream_concat0(O, "[]}, "); 7440 break; 7441 case 34: 7442 // VLD4LNd16_UPD, VLD4LNd32_UPD, VLD4LNd8_UPD, VLD4LNq16_UPD, VLD4LNq32_U... 7443 printNoHashImmediate(MI, 12, O); 7444 SStream_concat0(O, "], "); 7445 set_mem_access(MI, false); 7446 printOperand(MI, 1, O); 7447 SStream_concat0(O, "["); 7448 set_mem_access(MI, true); 7449 printNoHashImmediate(MI, 12, O); 7450 SStream_concat0(O, "], "); 7451 set_mem_access(MI, false); 7452 printOperand(MI, 2, O); 7453 SStream_concat0(O, "["); 7454 set_mem_access(MI, true); 7455 printNoHashImmediate(MI, 12, O); 7456 SStream_concat0(O, "], "); 7457 set_mem_access(MI, false); 7458 printOperand(MI, 3, O); 7459 SStream_concat0(O, "["); 7460 set_mem_access(MI, true); 7461 printNoHashImmediate(MI, 12, O); 7462 SStream_concat0(O, "]}, "); 7463 set_mem_access(MI, false); 7464 printAddrMode6Operand(MI, 5, O); 7465 printAddrMode6OffsetOperand(MI, 7, O); 7466 return; 7467 break; 7468 case 35: 7469 // VLDRD, VLDRS, VSTRD, VSTRS 7470 printAddrMode5Operand(MI, 1, O, false); 7471 return; 7472 break; 7473 case 36: 7474 // VST1LNd16, VST1LNd32, VST1LNd8 7475 printNoHashImmediate(MI, 3, O); 7476 SStream_concat0(O, "]}, "); 7477 set_mem_access(MI, false); 7478 printAddrMode6Operand(MI, 0, O); 7479 return; 7480 break; 7481 case 37: 7482 // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD, VST3LNd16, VST3LNd32, VST3... 7483 printNoHashImmediate(MI, 5, O); 7484 break; 7485 case 38: 7486 // VST3LNd16_UPD, VST3LNd32_UPD, VST3LNd8_UPD, VST3LNq16_UPD, VST3LNq32_U... 7487 printNoHashImmediate(MI, 7, O); 7488 SStream_concat0(O, "], "); 7489 set_mem_access(MI, false); 7490 printOperand(MI, 5, O); 7491 SStream_concat0(O, "["); 7492 set_mem_access(MI, true); 7493 printNoHashImmediate(MI, 7, O); 7494 SStream_concat0(O, "], "); 7495 set_mem_access(MI, false); 7496 printOperand(MI, 6, O); 7497 SStream_concat0(O, "["); 7498 set_mem_access(MI, true); 7499 printNoHashImmediate(MI, 7, O); 7500 SStream_concat0(O, "]}, "); 7501 set_mem_access(MI, false); 7502 printAddrMode6Operand(MI, 1, O); 7503 printAddrMode6OffsetOperand(MI, 3, O); 7504 return; 7505 break; 7506 case 39: 7507 // VST3d16_UPD, VST3d32_UPD, VST3d8_UPD, VST3q16_UPD, VST3q32_UPD, VST3q8... 7508 printOperand(MI, 5, O); 7509 SStream_concat0(O, ", "); 7510 printOperand(MI, 6, O); 7511 break; 7512 case 40: 7513 // VTBL1 7514 printVectorListOne(MI, 1, O); 7515 SStream_concat0(O, ", "); 7516 printOperand(MI, 2, O); 7517 return; 7518 break; 7519 case 41: 7520 // VTBL2 7521 printVectorListTwo(MI, 1, O, MRI); 7522 SStream_concat0(O, ", "); 7523 printOperand(MI, 2, O); 7524 return; 7525 break; 7526 case 42: 7527 // VTBL3 7528 printVectorListThree(MI, 1, O); 7529 SStream_concat0(O, ", "); 7530 printOperand(MI, 2, O); 7531 return; 7532 break; 7533 case 43: 7534 // VTBL4 7535 printVectorListFour(MI, 1, O); 7536 SStream_concat0(O, ", "); 7537 printOperand(MI, 2, O); 7538 return; 7539 break; 7540 case 44: 7541 // VTBX1 7542 printVectorListOne(MI, 2, O); 7543 SStream_concat0(O, ", "); 7544 printOperand(MI, 3, O); 7545 return; 7546 break; 7547 case 45: 7548 // VTBX2 7549 printVectorListTwo(MI, 2, O, MRI); 7550 SStream_concat0(O, ", "); 7551 printOperand(MI, 3, O); 7552 return; 7553 break; 7554 case 46: 7555 // VTBX3 7556 printVectorListThree(MI, 2, O); 7557 SStream_concat0(O, ", "); 7558 printOperand(MI, 3, O); 7559 return; 7560 break; 7561 case 47: 7562 // VTBX4 7563 printVectorListFour(MI, 2, O); 7564 SStream_concat0(O, ", "); 7565 printOperand(MI, 3, O); 7566 return; 7567 break; 7568 case 48: 7569 // sysLDMDA_UPD, sysLDMDB_UPD, sysLDMIA_UPD, sysLDMIB_UPD, sysSTMDA_UPD, ... 7570 SStream_concat0(O, " ^"); 7571 ARM_addUserMode(MI); 7572 return; 7573 break; 7574 case 49: 7575 // t2CMNzrs, t2CMPrs, t2MOVSsi, t2MOVsi, t2MVNs, t2TEQrs, t2TSTrs 7576 printT2SOOperand(MI, 1, O); 7577 return; 7578 break; 7579 case 50: 7580 // t2LDRBT, t2LDRBi8, t2LDRHT, t2LDRHi8, t2LDRSBT, t2LDRSBi8, t2LDRSHT, t... 7581 printT2AddrModeImm8Operand(MI, 1, O, false); 7582 return; 7583 break; 7584 case 51: 7585 // t2LDRB_PRE, t2LDRH_PRE, t2LDRSB_PRE, t2LDRSH_PRE, t2LDR_PRE, t2STRB_PR... 7586 printT2AddrModeImm8Operand(MI, 2, O, true); 7587 SStream_concat0(O, "!"); 7588 return; 7589 break; 7590 case 52: 7591 // t2LDRBpci, t2LDRHpci, t2LDRSBpci, t2LDRSHpci, t2LDRpci, tLDRpci 7592 printThumbLdrLabelOperand(MI, 1, O); 7593 return; 7594 break; 7595 case 53: 7596 // t2LDRBs, t2LDRHs, t2LDRSBs, t2LDRSHs, t2LDRs, t2STRBs, t2STRHs, t2STRs 7597 printT2AddrModeSoRegOperand(MI, 1, O); 7598 return; 7599 break; 7600 case 54: 7601 // t2LDREX 7602 printT2AddrModeImm0_1020s4Operand(MI, 1, O); 7603 return; 7604 break; 7605 case 55: 7606 // t2MRS_M 7607 printMSRMaskOperand(MI, 1, O); 7608 return; 7609 break; 7610 case 56: 7611 // tADDspi, tSUBspi 7612 printThumbS4ImmOperand(MI, 2, O); 7613 return; 7614 break; 7615 case 57: 7616 // tADR 7617 printAdrLabelOperand(MI, 1, O, 2); 7618 return; 7619 break; 7620 case 58: 7621 // tASRri, tLSRri 7622 printThumbSRImm(MI, 3, O); 7623 return; 7624 break; 7625 case 59: 7626 // tLDRBi, tSTRBi 7627 printThumbAddrModeImm5S1Operand(MI, 1, O); 7628 return; 7629 break; 7630 case 60: 7631 // tLDRBr, tLDRHr, tLDRSB, tLDRSH, tLDRr, tSTRBr, tSTRHr, tSTRr 7632 printThumbAddrModeRROperand(MI, 1, O); 7633 return; 7634 break; 7635 case 61: 7636 // tLDRHi, tSTRHi 7637 printThumbAddrModeImm5S2Operand(MI, 1, O); 7638 return; 7639 break; 7640 case 62: 7641 // tLDRi, tSTRi 7642 printThumbAddrModeImm5S4Operand(MI, 1, O); 7643 return; 7644 break; 7645 case 63: 7646 // tLDRspi, tSTRspi 7647 printThumbAddrModeSPOperand(MI, 1, O); 7648 return; 7649 break; 7650 } 7651 7652 7653 // Fragment 5 encoded into 5 bits for 23 unique commands. 7654 //printf("Frag-5: %"PRIu64"\n", (Bits >> 41) & 31); 7655 switch ((Bits >> 41) & 31) { 7656 default: // llvm_unreachable("Invalid command number."); 7657 case 0: 7658 // ADCri, ADCrr, ADCrsi, ADDri, ADDrr, ADDrsi, ANDri, ANDrr, ANDrsi, ASRi... 7659 SStream_concat0(O, ", "); 7660 break; 7661 case 1: 7662 // CDP, t2CDP, t2CDP2 7663 printCImmediate(MI, 2, O); 7664 SStream_concat0(O, ", "); 7665 printCImmediate(MI, 3, O); 7666 SStream_concat0(O, ", "); 7667 printCImmediate(MI, 4, O); 7668 SStream_concat0(O, ", "); 7669 printOperand(MI, 5, O); 7670 return; 7671 break; 7672 case 2: 7673 // CLZ, CMNzrr, CMPrr, CPS3p, CRC32B, CRC32CB, CRC32CH, CRC32CW, CRC32H, ... 7674 return; 7675 break; 7676 case 3: 7677 // MCR, MCRR, MRRC, VABDfd, VABDfq, VACGEd, VACGEq, VACGTd, VACGTq, VADDD... 7678 printOperand(MI, 2, O); 7679 break; 7680 case 4: 7681 // SSAT, t2SSAT 7682 printShiftImmOperand(MI, 3, O); 7683 return; 7684 break; 7685 case 5: 7686 // SXTB, SXTB16, SXTH, UXTB, UXTB16, UXTH, t2SXTB, t2SXTB16, t2SXTH, t2UX... 7687 printRotImmOperand(MI, 2, O); 7688 return; 7689 break; 7690 case 6: 7691 // VDUPLN16d, VDUPLN16q, VDUPLN32d, VDUPLN32q, VDUPLN8d, VDUPLN8q, VGETLN... 7692 printVectorIndex(MI, 2, O); 7693 return; 7694 break; 7695 case 7: 7696 // VFMAD, VFMAS, VFMAfd, VFMAfq, VFMSD, VFMSS, VFMSfd, VFMSfq, VFNMAD, VF... 7697 printOperand(MI, 3, O); 7698 break; 7699 case 8: 7700 // VLD1DUPd16wb_register, VLD1DUPd32wb_register, VLD1DUPd8wb_register, VL... 7701 printOperand(MI, 4, O); 7702 return; 7703 break; 7704 case 9: 7705 // VLD1LNd16, VLD1LNd16_UPD, VLD1LNd32, VLD1LNd32_UPD, VLD1LNd8, VLD1LNd8... 7706 SStream_concat0(O, "]}, "); 7707 set_mem_access(MI, false); 7708 break; 7709 case 10: 7710 // VLD1LNdWB_fixed_Asm_16, VLD1LNdWB_fixed_Asm_32, VLD1LNdWB_fixed_Asm_8,... 7711 SStream_concat0(O, "!"); 7712 return; 7713 break; 7714 case 11: 7715 // VLD2LNd16, VLD2LNd32, VLD2LNd8, VLD2LNq16, VLD2LNq32, VLD4LNd16, VLD4L... 7716 SStream_concat0(O, "], "); 7717 set_mem_access(MI, false); 7718 break; 7719 case 12: 7720 // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U... 7721 printOperand(MI, 1, O); 7722 SStream_concat0(O, "["); 7723 set_mem_access(MI, true); 7724 printNoHashImmediate(MI, 8, O); 7725 break; 7726 case 13: 7727 // VLD3DUPd16, VLD3DUPd32, VLD3DUPd8, VLD3DUPq16, VLD3DUPq32, VLD3DUPq8 7728 printAddrMode6Operand(MI, 3, O); 7729 return; 7730 break; 7731 case 14: 7732 // VLD3DUPd16_UPD, VLD3DUPd32_UPD, VLD3DUPd8_UPD, VLD3DUPq16_UPD, VLD3DUP... 7733 printAddrMode6Operand(MI, 4, O); 7734 break; 7735 case 15: 7736 // VLD4DUPd16_UPD, VLD4DUPd32_UPD, VLD4DUPd8_UPD, VLD4DUPq16_UPD, VLD4DUP... 7737 printAddrMode6Operand(MI, 5, O); 7738 printAddrMode6OffsetOperand(MI, 7, O); 7739 return; 7740 break; 7741 case 16: 7742 // VMLALslsv2i32, VMLALslsv4i16, VMLALsluv2i32, VMLALsluv4i16, VMLAslv2i3... 7743 printVectorIndex(MI, 4, O); 7744 return; 7745 break; 7746 case 17: 7747 // VMULLslsv2i32, VMULLslsv4i16, VMULLsluv2i32, VMULLsluv4i16, VMULslv2i3... 7748 printVectorIndex(MI, 3, O); 7749 return; 7750 break; 7751 case 18: 7752 // VST3d16_UPD, VST3d32_UPD, VST3d8_UPD, VST3q16_UPD, VST3q32_UPD, VST3q8... 7753 SStream_concat0(O, "}, "); 7754 printAddrMode6Operand(MI, 1, O); 7755 printAddrMode6OffsetOperand(MI, 3, O); 7756 return; 7757 break; 7758 case 19: 7759 // VST4LNd16_UPD, VST4LNd32_UPD, VST4LNd8_UPD, VST4LNq16_UPD, VST4LNq32_U... 7760 printOperand(MI, 5, O); 7761 SStream_concat0(O, "["); 7762 set_mem_access(MI, true); 7763 printNoHashImmediate(MI, 8, O); 7764 SStream_concat0(O, "], "); 7765 set_mem_access(MI, false); 7766 printOperand(MI, 6, O); 7767 SStream_concat0(O, "["); 7768 set_mem_access(MI, true); 7769 printNoHashImmediate(MI, 8, O); 7770 SStream_concat0(O, "], "); 7771 set_mem_access(MI, false); 7772 printOperand(MI, 7, O); 7773 SStream_concat0(O, "["); 7774 set_mem_access(MI, true); 7775 printNoHashImmediate(MI, 8, O); 7776 SStream_concat0(O, "]}, "); 7777 set_mem_access(MI, false); 7778 printAddrMode6Operand(MI, 1, O); 7779 printAddrMode6OffsetOperand(MI, 3, O); 7780 return; 7781 break; 7782 case 20: 7783 // sysLDMDA, sysLDMDB, sysLDMIA, sysLDMIB, sysSTMDA, sysSTMDB, sysSTMIA, ... 7784 SStream_concat0(O, " ^"); 7785 ARM_addUserMode(MI); 7786 return; 7787 break; 7788 case 21: 7789 // t2LDRB_POST, t2LDRH_POST, t2LDRSB_POST, t2LDRSH_POST, t2LDR_POST, t2ST... 7790 printT2AddrModeImm8OffsetOperand(MI, 3, O); 7791 return; 7792 break; 7793 case 22: 7794 // t2MOVsra_flag, t2MOVsrl_flag 7795 SStream_concat0(O, ", #1"); 7796 op_addImm(MI, 1); 7797 return; 7798 break; 7799 } 7800 7801 7802 // Fragment 6 encoded into 6 bits for 36 unique commands. 7803 //printf("Frag-6: %"PRIu64"\n", (Bits >> 46) & 63); 7804 switch ((Bits >> 46) & 63) { 7805 default: // llvm_unreachable("Invalid command number."); 7806 case 0: 7807 // ADCri, ADDri, ANDri, BICri, EORri, ORRri, RSBri, RSCri, SBCri, SUBri 7808 printModImmOperand(MI, 2, O); 7809 return; 7810 break; 7811 case 1: 7812 // ADCrr, ADDrr, ANDrr, ASRi, ASRr, BICrr, EORrr, LSLi, LSLr, LSRi, LSRr,... 7813 printOperand(MI, 2, O); 7814 break; 7815 case 2: 7816 // ADCrsi, ADDrsi, ANDrsi, BICrsi, EORrsi, ORRrsi, RSBrsi, RSCrsi, SBCrsi... 7817 printSORegImmOperand(MI, 2, O); 7818 return; 7819 break; 7820 case 3: 7821 // BFI, t2BFI 7822 printBitfieldInvMaskImmOperand(MI, 3, O); 7823 return; 7824 break; 7825 case 4: 7826 // LDCL_OPTION, LDC_OPTION, STCL_OPTION, STC_OPTION, t2LDC2L_OPTION, t2LD... 7827 printCoprocOptionImm(MI, 3, O); 7828 return; 7829 break; 7830 case 5: 7831 // LDCL_POST, LDC_POST, STCL_POST, STC_POST, t2LDC2L_POST, t2LDC2_POST, t... 7832 printPostIdxImm8s4Operand(MI, 3, O); 7833 return; 7834 break; 7835 case 6: 7836 // LDRBT_POST_IMM, LDRBT_POST_REG, LDRB_POST_IMM, LDRB_POST_REG, LDRT_POS... 7837 printAddrMode2OffsetOperand(MI, 3, O); 7838 return; 7839 break; 7840 case 7: 7841 // LDRD, STRD 7842 printAddrMode3Operand(MI, 2, O, false); 7843 return; 7844 break; 7845 case 8: 7846 // LDRD_POST, STRD_POST, t2LDRD_POST, t2STRD_POST 7847 printAddrMode7Operand(MI, 3, O); 7848 break; 7849 case 9: 7850 // LDRD_PRE, STRD_PRE 7851 printAddrMode3Operand(MI, 3, O, true); 7852 SStream_concat0(O, "!"); 7853 return; 7854 break; 7855 case 10: 7856 // LDRHTi, LDRSBTi, LDRSHTi, STRHTi 7857 printPostIdxImm8Operand(MI, 3, O); 7858 return; 7859 break; 7860 case 11: 7861 // LDRHTr, LDRSBTr, LDRSHTr, STRHTr 7862 printPostIdxRegOperand(MI, 3, O); 7863 return; 7864 break; 7865 case 12: 7866 // LDRH_POST, LDRSB_POST, LDRSH_POST, STRH_POST 7867 printAddrMode3OffsetOperand(MI, 3, O); 7868 return; 7869 break; 7870 case 13: 7871 // MCR, MCRR, MRRC, t2MCR, t2MCR2, t2MCRR, t2MCRR2, t2MRRC, t2MRRC2 7872 SStream_concat0(O, ", "); 7873 break; 7874 case 14: 7875 // MCRR2, MRRC2 7876 printCImmediate(MI, 4, O); 7877 return; 7878 break; 7879 case 15: 7880 // STLEX, STLEXB, STLEXH, STREX, STREXB, STREXH, SWP, SWPB, t2LDAEXD, t2L... 7881 printAddrMode7Operand(MI, 2, O); 7882 return; 7883 break; 7884 case 16: 7885 // VABDfd, VABDfq, VACGEd, VACGEq, VACGTd, VACGTq, VADDD, VADDS, VADDfd, ... 7886 return; 7887 break; 7888 case 17: 7889 // VBIFd, VBIFq, VBITd, VBITq, VBSLd, VBSLq, VLD4LNd16, VLD4LNd32, VLD4LN... 7890 printOperand(MI, 3, O); 7891 break; 7892 case 18: 7893 // VLD1LNd16, VLD1LNd32, VLD1LNd8, VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8... 7894 printAddrMode6Operand(MI, 1, O); 7895 break; 7896 case 19: 7897 // VLD1LNd16_UPD, VLD1LNd32_UPD, VLD1LNd8_UPD 7898 printAddrMode6Operand(MI, 2, O); 7899 printAddrMode6OffsetOperand(MI, 4, O); 7900 return; 7901 break; 7902 case 20: 7903 // VLD1LNdWB_register_Asm_16, VLD1LNdWB_register_Asm_32, VLD1LNdWB_regist... 7904 printOperand(MI, 4, O); 7905 break; 7906 case 21: 7907 // VLD2LNd16, VLD2LNd32, VLD2LNd8, VLD2LNq16, VLD2LNq32 7908 printOperand(MI, 1, O); 7909 SStream_concat0(O, "["); 7910 set_mem_access(MI, true); 7911 printNoHashImmediate(MI, 6, O); 7912 SStream_concat0(O, "]}, "); 7913 set_mem_access(MI, false); 7914 printAddrMode6Operand(MI, 2, O); 7915 return; 7916 break; 7917 case 22: 7918 // VLD2LNd16_UPD, VLD2LNd32_UPD, VLD2LNd8_UPD, VLD2LNq16_UPD, VLD2LNq32_U... 7919 SStream_concat0(O, "]}, "); 7920 set_mem_access(MI, false); 7921 printAddrMode6Operand(MI, 3, O); 7922 printAddrMode6OffsetOperand(MI, 5, O); 7923 return; 7924 break; 7925 case 23: 7926 // VLD3DUPd16_UPD, VLD3DUPd32_UPD, VLD3DUPd8_UPD, VLD3DUPq16_UPD, VLD3DUP... 7927 printAddrMode6OffsetOperand(MI, 6, O); 7928 return; 7929 break; 7930 case 24: 7931 // VLD3LNd16, VLD3LNd32, VLD3LNd8, VLD3LNq16, VLD3LNq32 7932 SStream_concat0(O, "], "); 7933 set_mem_access(MI, false); 7934 printOperand(MI, 2, O); 7935 SStream_concat0(O, "["); 7936 set_mem_access(MI, true); 7937 printNoHashImmediate(MI, 8, O); 7938 SStream_concat0(O, "]}, "); 7939 set_mem_access(MI, false); 7940 printAddrMode6Operand(MI, 3, O); 7941 return; 7942 break; 7943 case 25: 7944 // VLD3LNd16_UPD, VLD3LNd32_UPD, VLD3LNd8_UPD, VLD3LNq16_UPD, VLD3LNq32_U... 7945 printAddrMode6Operand(MI, 4, O); 7946 printAddrMode6OffsetOperand(MI, 6, O); 7947 return; 7948 break; 7949 case 26: 7950 // VMLAslfd, VMLAslfq, VMLSslfd, VMLSslfq 7951 printVectorIndex(MI, 4, O); 7952 return; 7953 break; 7954 case 27: 7955 // VMULslfd, VMULslfq 7956 printVectorIndex(MI, 3, O); 7957 return; 7958 break; 7959 case 28: 7960 // VST2LNd16_UPD, VST2LNd32_UPD, VST2LNd8_UPD, VST2LNq16_UPD, VST2LNq32_U... 7961 printOperand(MI, 5, O); 7962 SStream_concat0(O, "["); 7963 set_mem_access(MI, true); 7964 printNoHashImmediate(MI, 6, O); 7965 SStream_concat0(O, "]}, "); 7966 set_mem_access(MI, false); 7967 printAddrMode6Operand(MI, 1, O); 7968 printAddrMode6OffsetOperand(MI, 3, O); 7969 return; 7970 break; 7971 case 29: 7972 // VST4d16_UPD, VST4d32_UPD, VST4d8_UPD, VST4q16_UPD, VST4q32_UPD, VST4q8... 7973 printOperand(MI, 7, O); 7974 SStream_concat0(O, "}, "); 7975 printAddrMode6Operand(MI, 1, O); 7976 printAddrMode6OffsetOperand(MI, 3, O); 7977 return; 7978 break; 7979 case 30: 7980 // t2ADCrs, t2ADDrs, t2ANDrs, t2BICrs, t2EORrs, t2ORNrs, t2ORRrs, t2RSBrs... 7981 printT2SOOperand(MI, 2, O); 7982 return; 7983 break; 7984 case 31: 7985 // t2ASRri, t2LSRri 7986 printThumbSRImm(MI, 2, O); 7987 return; 7988 break; 7989 case 32: 7990 // t2LDRD_PRE, t2STRD_PRE 7991 printT2AddrModeImm8s4Operand(MI, 3, O, true); 7992 SStream_concat0(O, "!"); 7993 return; 7994 break; 7995 case 33: 7996 // t2LDRDi8, t2STRDi8 7997 printT2AddrModeImm8s4Operand(MI, 2, O, false); 7998 return; 7999 break; 8000 case 34: 8001 // t2STREX 8002 printT2AddrModeImm0_1020s4Operand(MI, 2, O); 8003 return; 8004 break; 8005 case 35: 8006 // tADDrSPi 8007 printThumbS4ImmOperand(MI, 2, O); 8008 return; 8009 break; 8010 } 8011 8012 8013 // Fragment 7 encoded into 4 bits for 12 unique commands. 8014 //printf("Frag-7: %"PRIu64"\n", (Bits >> 52) & 15); 8015 switch ((Bits >> 52) & 15) { 8016 default: // llvm_unreachable("Invalid command number."); 8017 case 0: 8018 // ADCrr, ADDrr, ANDrr, ASRi, ASRr, BICrr, EORrr, LSLi, LSLr, LSRi, LSRr,... 8019 return; 8020 break; 8021 case 1: 8022 // LDRD_POST, MLA, MLS, SBFX, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SML... 8023 SStream_concat0(O, ", "); 8024 break; 8025 case 2: 8026 // MCR, t2MCR, t2MCR2 8027 printCImmediate(MI, 3, O); 8028 SStream_concat0(O, ", "); 8029 printCImmediate(MI, 4, O); 8030 SStream_concat0(O, ", "); 8031 printOperand(MI, 5, O); 8032 return; 8033 break; 8034 case 3: 8035 // MCRR, MRRC, t2MCRR, t2MCRR2, t2MRRC, t2MRRC2 8036 printOperand(MI, 3, O); 8037 SStream_concat0(O, ", "); 8038 printCImmediate(MI, 4, O); 8039 return; 8040 break; 8041 case 4: 8042 // PKHBT, t2PKHBT 8043 printPKHLSLShiftImm(MI, 3, O); 8044 return; 8045 break; 8046 case 5: 8047 // PKHTB, t2PKHTB 8048 printPKHASRShiftImm(MI, 3, O); 8049 return; 8050 break; 8051 case 6: 8052 // SXTAB, SXTAB16, SXTAH, UXTAB, UXTAB16, UXTAH, t2SXTAB, t2SXTAB16, t2SX... 8053 printRotImmOperand(MI, 3, O); 8054 return; 8055 break; 8056 case 7: 8057 // USAT, t2USAT 8058 printShiftImmOperand(MI, 3, O); 8059 return; 8060 break; 8061 case 8: 8062 // VLD3d16, VLD3d16_UPD, VLD3d32, VLD3d32_UPD, VLD3d8, VLD3d8_UPD, VLD3q1... 8063 SStream_concat0(O, "}, "); 8064 break; 8065 case 9: 8066 // VLD4LNd16, VLD4LNd32, VLD4LNd8, VLD4LNq16, VLD4LNq32, VST2LNd16, VST2L... 8067 SStream_concat0(O, "["); 8068 set_mem_access(MI, true); 8069 break; 8070 case 10: 8071 // VST1LNd16_UPD, VST1LNd32_UPD, VST1LNd8_UPD 8072 printAddrMode6OffsetOperand(MI, 3, O); 8073 return; 8074 break; 8075 case 11: 8076 // t2LDRD_POST, t2STRD_POST 8077 printT2AddrModeImm8s4OffsetOperand(MI, 4, O); 8078 return; 8079 break; 8080 } 8081 8082 8083 // Fragment 8 encoded into 4 bits for 13 unique commands. 8084 //printf("Frag-8: %"PRIu64"\n", (Bits >> 56) & 15); 8085 switch ((Bits >> 56) & 15) { 8086 default: // llvm_unreachable("Invalid command number."); 8087 case 0: 8088 // LDRD_POST, STRD_POST 8089 printAddrMode3OffsetOperand(MI, 4, O); 8090 return; 8091 break; 8092 case 1: 8093 // MLA, MLS, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SMLALBT, SMLALD, SML... 8094 printOperand(MI, 3, O); 8095 break; 8096 case 2: 8097 // SBFX, UBFX, t2SBFX, t2UBFX 8098 printImmPlusOneOperand(MI, 3, O); 8099 return; 8100 break; 8101 case 3: 8102 // VLD3d16, VLD3d32, VLD3d8, VLD3q16, VLD3q32, VLD3q8 8103 printAddrMode6Operand(MI, 3, O); 8104 return; 8105 break; 8106 case 4: 8107 // VLD3d16_UPD, VLD3d32_UPD, VLD3d8_UPD, VLD3q16_UPD, VLD3q32_UPD, VLD3q8... 8108 printAddrMode6Operand(MI, 4, O); 8109 printAddrMode6OffsetOperand(MI, 6, O); 8110 return; 8111 break; 8112 case 5: 8113 // VLD4LNd16, VLD4LNd32, VLD4LNd8, VLD4LNq16, VLD4LNq32 8114 printNoHashImmediate(MI, 10, O); 8115 SStream_concat0(O, "]}, "); 8116 set_mem_access(MI, false); 8117 printAddrMode6Operand(MI, 4, O); 8118 return; 8119 break; 8120 case 6: 8121 // VST2LNd16, VST2LNd32, VST2LNd8, VST2LNq16, VST2LNq32 8122 printNoHashImmediate(MI, 4, O); 8123 SStream_concat0(O, "]}, "); 8124 set_mem_access(MI, false); 8125 printAddrMode6Operand(MI, 0, O); 8126 return; 8127 break; 8128 case 7: 8129 // VST3LNd16, VST3LNd32, VST3LNd8, VST3LNq16, VST3LNq32 8130 printNoHashImmediate(MI, 5, O); 8131 SStream_concat0(O, "], "); 8132 set_mem_access(MI, false); 8133 printOperand(MI, 4, O); 8134 SStream_concat0(O, "["); 8135 set_mem_access(MI, true); 8136 printNoHashImmediate(MI, 5, O); 8137 SStream_concat0(O, "]}, "); 8138 set_mem_access(MI, false); 8139 printAddrMode6Operand(MI, 0, O); 8140 return; 8141 break; 8142 case 8: 8143 // VST3d16, VST3d32, VST3d8, VST3q16, VST3q32, VST3q8 8144 printAddrMode6Operand(MI, 0, O); 8145 return; 8146 break; 8147 case 9: 8148 // VST4LNd16, VST4LNd32, VST4LNd8, VST4LNq16, VST4LNq32 8149 printNoHashImmediate(MI, 6, O); 8150 SStream_concat0(O, "], "); 8151 set_mem_access(MI, false); 8152 printOperand(MI, 4, O); 8153 SStream_concat0(O, "["); 8154 set_mem_access(MI, true); 8155 printNoHashImmediate(MI, 6, O); 8156 SStream_concat0(O, "], "); 8157 set_mem_access(MI, false); 8158 printOperand(MI, 5, O); 8159 SStream_concat0(O, "["); 8160 set_mem_access(MI, true); 8161 printNoHashImmediate(MI, 6, O); 8162 SStream_concat0(O, "]}, "); 8163 set_mem_access(MI, false); 8164 printAddrMode6Operand(MI, 0, O); 8165 return; 8166 break; 8167 case 10: 8168 // VST4d16, VST4d32, VST4d8, VST4q16, VST4q32, VST4q8 8169 printOperand(MI, 5, O); 8170 SStream_concat0(O, "}, "); 8171 printAddrMode6Operand(MI, 0, O); 8172 return; 8173 break; 8174 case 11: 8175 // t2SMLSLDX 8176 printOperand(MI, 2, O); 8177 return; 8178 break; 8179 case 12: 8180 // t2STLEXD, t2STREXD 8181 printAddrMode7Operand(MI, 3, O); 8182 return; 8183 break; 8184 } 8185 8186 8187 // Fragment 9 encoded into 1 bits for 2 unique commands. 8188 //printf("Frag-9: %"PRIu64"\n", (Bits >> 60) & 1); 8189 if ((Bits >> 60) & 1) { 8190 // VLD4d16, VLD4d16_UPD, VLD4d32, VLD4d32_UPD, VLD4d8, VLD4d8_UPD, VLD4q1... 8191 SStream_concat0(O, "}, "); 8192 } else { 8193 // MLA, MLS, SMLABB, SMLABT, SMLAD, SMLADX, SMLALBB, SMLALBT, SMLALD, SML... 8194 return; 8195 } 8196 8197 8198 // Fragment 10 encoded into 1 bits for 2 unique commands. 8199 //printf("Frag-10: %"PRIu64"\n", (Bits >> 61) & 1); 8200 if ((Bits >> 61) & 1) { 8201 // VLD4d16_UPD, VLD4d32_UPD, VLD4d8_UPD, VLD4q16_UPD, VLD4q32_UPD, VLD4q8... 8202 printAddrMode6Operand(MI, 5, O); 8203 printAddrMode6OffsetOperand(MI, 7, O); 8204 return; 8205 } else { 8206 // VLD4d16, VLD4d32, VLD4d8, VLD4q16, VLD4q32, VLD4q8 8207 printAddrMode6Operand(MI, 4, O); 8208 return; 8209 } 8210} 8211 8212 8213/// getRegisterName - This method is automatically generated by tblgen 8214/// from the register set description. This returns the assembler name 8215/// for the specified register. 8216static const char *getRegisterName(unsigned RegNo) 8217{ 8218 // assert(RegNo && RegNo < 289 && "Invalid register number!"); 8219 8220#ifndef CAPSTONE_DIET 8221 static const char AsmStrs[] = { 8222 /* 0 */ 'D', '4', '_', 'D', '6', '_', 'D', '8', '_', 'D', '1', '0', 0, 8223 /* 13 */ 'D', '7', '_', 'D', '8', '_', 'D', '9', '_', 'D', '1', '0', 0, 8224 /* 26 */ 'Q', '7', '_', 'Q', '8', '_', 'Q', '9', '_', 'Q', '1', '0', 0, 8225 /* 39 */ 'd', '1', '0', 0, 8226 /* 43 */ 'q', '1', '0', 0, 8227 /* 47 */ 's', '1', '0', 0, 8228 /* 51 */ 'D', '1', '4', '_', 'D', '1', '6', '_', 'D', '1', '8', '_', 'D', '2', '0', 0, 8229 /* 67 */ 'D', '1', '7', '_', 'D', '1', '8', '_', 'D', '1', '9', '_', 'D', '2', '0', 0, 8230 /* 83 */ 'd', '2', '0', 0, 8231 /* 87 */ 's', '2', '0', 0, 8232 /* 91 */ 'D', '2', '4', '_', 'D', '2', '6', '_', 'D', '2', '8', '_', 'D', '3', '0', 0, 8233 /* 107 */ 'D', '2', '7', '_', 'D', '2', '8', '_', 'D', '2', '9', '_', 'D', '3', '0', 0, 8234 /* 123 */ 'd', '3', '0', 0, 8235 /* 127 */ 's', '3', '0', 0, 8236 /* 131 */ 'd', '0', 0, 8237 /* 134 */ 'q', '0', 0, 8238 /* 137 */ 'm', 'v', 'f', 'r', '0', 0, 8239 /* 143 */ 's', '0', 0, 8240 /* 146 */ 'D', '9', '_', 'D', '1', '0', '_', 'D', '1', '1', 0, 8241 /* 157 */ 'D', '5', '_', 'D', '7', '_', 'D', '9', '_', 'D', '1', '1', 0, 8242 /* 170 */ 'Q', '8', '_', 'Q', '9', '_', 'Q', '1', '0', '_', 'Q', '1', '1', 0, 8243 /* 184 */ 'R', '1', '0', '_', 'R', '1', '1', 0, 8244 /* 192 */ 'd', '1', '1', 0, 8245 /* 196 */ 'q', '1', '1', 0, 8246 /* 200 */ 's', '1', '1', 0, 8247 /* 204 */ 'D', '1', '9', '_', 'D', '2', '0', '_', 'D', '2', '1', 0, 8248 /* 216 */ 'D', '1', '5', '_', 'D', '1', '7', '_', 'D', '1', '9', '_', 'D', '2', '1', 0, 8249 /* 232 */ 'd', '2', '1', 0, 8250 /* 236 */ 's', '2', '1', 0, 8251 /* 240 */ 'D', '2', '9', '_', 'D', '3', '0', '_', 'D', '3', '1', 0, 8252 /* 252 */ 'D', '2', '5', '_', 'D', '2', '7', '_', 'D', '2', '9', '_', 'D', '3', '1', 0, 8253 /* 268 */ 'd', '3', '1', 0, 8254 /* 272 */ 's', '3', '1', 0, 8255 /* 276 */ 'Q', '0', '_', 'Q', '1', 0, 8256 /* 282 */ 'R', '0', '_', 'R', '1', 0, 8257 /* 288 */ 'd', '1', 0, 8258 /* 291 */ 'q', '1', 0, 8259 /* 294 */ 'm', 'v', 'f', 'r', '1', 0, 8260 /* 300 */ 's', '1', 0, 8261 /* 303 */ 'D', '6', '_', 'D', '8', '_', 'D', '1', '0', '_', 'D', '1', '2', 0, 8262 /* 317 */ 'D', '9', '_', 'D', '1', '0', '_', 'D', '1', '1', '_', 'D', '1', '2', 0, 8263 /* 332 */ 'Q', '9', '_', 'Q', '1', '0', '_', 'Q', '1', '1', '_', 'Q', '1', '2', 0, 8264 /* 347 */ 'd', '1', '2', 0, 8265 /* 351 */ 'q', '1', '2', 0, 8266 /* 355 */ 's', '1', '2', 0, 8267 /* 359 */ 'D', '1', '6', '_', 'D', '1', '8', '_', 'D', '2', '0', '_', 'D', '2', '2', 0, 8268 /* 375 */ 'D', '1', '9', '_', 'D', '2', '0', '_', 'D', '2', '1', '_', 'D', '2', '2', 0, 8269 /* 391 */ 'd', '2', '2', 0, 8270 /* 395 */ 's', '2', '2', 0, 8271 /* 399 */ 'D', '0', '_', 'D', '2', 0, 8272 /* 405 */ 'D', '0', '_', 'D', '1', '_', 'D', '2', 0, 8273 /* 414 */ 'Q', '1', '_', 'Q', '2', 0, 8274 /* 420 */ 'd', '2', 0, 8275 /* 423 */ 'q', '2', 0, 8276 /* 426 */ 'm', 'v', 'f', 'r', '2', 0, 8277 /* 432 */ 's', '2', 0, 8278 /* 435 */ 'f', 'p', 'i', 'n', 's', 't', '2', 0, 8279 /* 443 */ 'D', '7', '_', 'D', '9', '_', 'D', '1', '1', '_', 'D', '1', '3', 0, 8280 /* 457 */ 'D', '1', '1', '_', 'D', '1', '2', '_', 'D', '1', '3', 0, 8281 /* 469 */ 'Q', '1', '0', '_', 'Q', '1', '1', '_', 'Q', '1', '2', '_', 'Q', '1', '3', 0, 8282 /* 485 */ 'd', '1', '3', 0, 8283 /* 489 */ 'q', '1', '3', 0, 8284 /* 493 */ 's', '1', '3', 0, 8285 /* 497 */ 'D', '1', '7', '_', 'D', '1', '9', '_', 'D', '2', '1', '_', 'D', '2', '3', 0, 8286 /* 513 */ 'D', '2', '1', '_', 'D', '2', '2', '_', 'D', '2', '3', 0, 8287 /* 525 */ 'd', '2', '3', 0, 8288 /* 529 */ 's', '2', '3', 0, 8289 /* 533 */ 'D', '1', '_', 'D', '3', 0, 8290 /* 539 */ 'D', '1', '_', 'D', '2', '_', 'D', '3', 0, 8291 /* 548 */ 'Q', '0', '_', 'Q', '1', '_', 'Q', '2', '_', 'Q', '3', 0, 8292 /* 560 */ 'R', '2', '_', 'R', '3', 0, 8293 /* 566 */ 'd', '3', 0, 8294 /* 569 */ 'q', '3', 0, 8295 /* 572 */ 'r', '3', 0, 8296 /* 575 */ 's', '3', 0, 8297 /* 578 */ 'D', '8', '_', 'D', '1', '0', '_', 'D', '1', '2', '_', 'D', '1', '4', 0, 8298 /* 593 */ 'D', '1', '1', '_', 'D', '1', '2', '_', 'D', '1', '3', '_', 'D', '1', '4', 0, 8299 /* 609 */ 'Q', '1', '1', '_', 'Q', '1', '2', '_', 'Q', '1', '3', '_', 'Q', '1', '4', 0, 8300 /* 625 */ 'd', '1', '4', 0, 8301 /* 629 */ 'q', '1', '4', 0, 8302 /* 633 */ 's', '1', '4', 0, 8303 /* 637 */ 'D', '1', '8', '_', 'D', '2', '0', '_', 'D', '2', '2', '_', 'D', '2', '4', 0, 8304 /* 653 */ 'D', '2', '1', '_', 'D', '2', '2', '_', 'D', '2', '3', '_', 'D', '2', '4', 0, 8305 /* 669 */ 'd', '2', '4', 0, 8306 /* 673 */ 's', '2', '4', 0, 8307 /* 677 */ 'D', '0', '_', 'D', '2', '_', 'D', '4', 0, 8308 /* 686 */ 'D', '1', '_', 'D', '2', '_', 'D', '3', '_', 'D', '4', 0, 8309 /* 698 */ 'Q', '1', '_', 'Q', '2', '_', 'Q', '3', '_', 'Q', '4', 0, 8310 /* 710 */ 'd', '4', 0, 8311 /* 713 */ 'q', '4', 0, 8312 /* 716 */ 'r', '4', 0, 8313 /* 719 */ 's', '4', 0, 8314 /* 722 */ 'D', '9', '_', 'D', '1', '1', '_', 'D', '1', '3', '_', 'D', '1', '5', 0, 8315 /* 737 */ 'D', '1', '3', '_', 'D', '1', '4', '_', 'D', '1', '5', 0, 8316 /* 749 */ 'Q', '1', '2', '_', 'Q', '1', '3', '_', 'Q', '1', '4', '_', 'Q', '1', '5', 0, 8317 /* 765 */ 'd', '1', '5', 0, 8318 /* 769 */ 'q', '1', '5', 0, 8319 /* 773 */ 's', '1', '5', 0, 8320 /* 777 */ 'D', '1', '9', '_', 'D', '2', '1', '_', 'D', '2', '3', '_', 'D', '2', '5', 0, 8321 /* 793 */ 'D', '2', '3', '_', 'D', '2', '4', '_', 'D', '2', '5', 0, 8322 /* 805 */ 'd', '2', '5', 0, 8323 /* 809 */ 's', '2', '5', 0, 8324 /* 813 */ 'D', '1', '_', 'D', '3', '_', 'D', '5', 0, 8325 /* 822 */ 'D', '3', '_', 'D', '4', '_', 'D', '5', 0, 8326 /* 831 */ 'Q', '2', '_', 'Q', '3', '_', 'Q', '4', '_', 'Q', '5', 0, 8327 /* 843 */ 'R', '4', '_', 'R', '5', 0, 8328 /* 849 */ 'd', '5', 0, 8329 /* 852 */ 'q', '5', 0, 8330 /* 855 */ 'r', '5', 0, 8331 /* 858 */ 's', '5', 0, 8332 /* 861 */ 'D', '1', '0', '_', 'D', '1', '2', '_', 'D', '1', '4', '_', 'D', '1', '6', 0, 8333 /* 877 */ 'D', '1', '3', '_', 'D', '1', '4', '_', 'D', '1', '5', '_', 'D', '1', '6', 0, 8334 /* 893 */ 'd', '1', '6', 0, 8335 /* 897 */ 's', '1', '6', 0, 8336 /* 901 */ 'D', '2', '0', '_', 'D', '2', '2', '_', 'D', '2', '4', '_', 'D', '2', '6', 0, 8337 /* 917 */ 'D', '2', '3', '_', 'D', '2', '4', '_', 'D', '2', '5', '_', 'D', '2', '6', 0, 8338 /* 933 */ 'd', '2', '6', 0, 8339 /* 937 */ 's', '2', '6', 0, 8340 /* 941 */ 'D', '0', '_', 'D', '2', '_', 'D', '4', '_', 'D', '6', 0, 8341 /* 953 */ 'D', '3', '_', 'D', '4', '_', 'D', '5', '_', 'D', '6', 0, 8342 /* 965 */ 'Q', '3', '_', 'Q', '4', '_', 'Q', '5', '_', 'Q', '6', 0, 8343 /* 977 */ 'd', '6', 0, 8344 /* 980 */ 'q', '6', 0, 8345 /* 983 */ 'r', '6', 0, 8346 /* 986 */ 's', '6', 0, 8347 /* 989 */ 'D', '1', '1', '_', 'D', '1', '3', '_', 'D', '1', '5', '_', 'D', '1', '7', 0, 8348 /* 1005 */ 'D', '1', '5', '_', 'D', '1', '6', '_', 'D', '1', '7', 0, 8349 /* 1017 */ 'd', '1', '7', 0, 8350 /* 1021 */ 's', '1', '7', 0, 8351 /* 1025 */ 'D', '2', '1', '_', 'D', '2', '3', '_', 'D', '2', '5', '_', 'D', '2', '7', 0, 8352 /* 1041 */ 'D', '2', '5', '_', 'D', '2', '6', '_', 'D', '2', '7', 0, 8353 /* 1053 */ 'd', '2', '7', 0, 8354 /* 1057 */ 's', '2', '7', 0, 8355 /* 1061 */ 'D', '1', '_', 'D', '3', '_', 'D', '5', '_', 'D', '7', 0, 8356 /* 1073 */ 'D', '5', '_', 'D', '6', '_', 'D', '7', 0, 8357 /* 1082 */ 'Q', '4', '_', 'Q', '5', '_', 'Q', '6', '_', 'Q', '7', 0, 8358 /* 1094 */ 'R', '6', '_', 'R', '7', 0, 8359 /* 1100 */ 'd', '7', 0, 8360 /* 1103 */ 'q', '7', 0, 8361 /* 1106 */ 'r', '7', 0, 8362 /* 1109 */ 's', '7', 0, 8363 /* 1112 */ 'D', '1', '2', '_', 'D', '1', '4', '_', 'D', '1', '6', '_', 'D', '1', '8', 0, 8364 /* 1128 */ 'D', '1', '5', '_', 'D', '1', '6', '_', 'D', '1', '7', '_', 'D', '1', '8', 0, 8365 /* 1144 */ 'd', '1', '8', 0, 8366 /* 1148 */ 's', '1', '8', 0, 8367 /* 1152 */ 'D', '2', '2', '_', 'D', '2', '4', '_', 'D', '2', '6', '_', 'D', '2', '8', 0, 8368 /* 1168 */ 'D', '2', '5', '_', 'D', '2', '6', '_', 'D', '2', '7', '_', 'D', '2', '8', 0, 8369 /* 1184 */ 'd', '2', '8', 0, 8370 /* 1188 */ 's', '2', '8', 0, 8371 /* 1192 */ 'D', '2', '_', 'D', '4', '_', 'D', '6', '_', 'D', '8', 0, 8372 /* 1204 */ 'D', '5', '_', 'D', '6', '_', 'D', '7', '_', 'D', '8', 0, 8373 /* 1216 */ 'Q', '5', '_', 'Q', '6', '_', 'Q', '7', '_', 'Q', '8', 0, 8374 /* 1228 */ 'd', '8', 0, 8375 /* 1231 */ 'q', '8', 0, 8376 /* 1234 */ 'r', '8', 0, 8377 /* 1237 */ 's', '8', 0, 8378 /* 1240 */ 'D', '1', '3', '_', 'D', '1', '5', '_', 'D', '1', '7', '_', 'D', '1', '9', 0, 8379 /* 1256 */ 'D', '1', '7', '_', 'D', '1', '8', '_', 'D', '1', '9', 0, 8380 /* 1268 */ 'd', '1', '9', 0, 8381 /* 1272 */ 's', '1', '9', 0, 8382 /* 1276 */ 'D', '2', '3', '_', 'D', '2', '5', '_', 'D', '2', '7', '_', 'D', '2', '9', 0, 8383 /* 1292 */ 'D', '2', '7', '_', 'D', '2', '8', '_', 'D', '2', '9', 0, 8384 /* 1304 */ 'd', '2', '9', 0, 8385 /* 1308 */ 's', '2', '9', 0, 8386 /* 1312 */ 'D', '3', '_', 'D', '5', '_', 'D', '7', '_', 'D', '9', 0, 8387 /* 1324 */ 'D', '7', '_', 'D', '8', '_', 'D', '9', 0, 8388 /* 1333 */ 'Q', '6', '_', 'Q', '7', '_', 'Q', '8', '_', 'Q', '9', 0, 8389 /* 1345 */ 'R', '8', '_', 'R', '9', 0, 8390 /* 1351 */ 'd', '9', 0, 8391 /* 1354 */ 'q', '9', 0, 8392 /* 1357 */ 's', '9', 0, 8393 /* 1360 */ 'R', '1', '2', '_', 'S', 'P', 0, 8394 /* 1367 */ 's', 'b', 0, 8395 /* 1370 */ 'p', 'c', 0, 8396 /* 1373 */ 'f', 'p', 'e', 'x', 'c', 0, 8397 /* 1379 */ 'f', 'p', 's', 'i', 'd', 0, 8398 /* 1385 */ 'i', 't', 's', 't', 'a', 't', 'e', 0, 8399 /* 1393 */ 's', 'l', 0, 8400 /* 1396 */ 'f', 'p', 0, 8401 /* 1399 */ 'i', 'p', 0, 8402 /* 1402 */ 's', 'p', 0, 8403 /* 1405 */ 'f', 'p', 's', 'c', 'r', 0, 8404 /* 1411 */ 'l', 'r', 0, 8405 /* 1414 */ 'a', 'p', 's', 'r', 0, 8406 /* 1419 */ 'c', 'p', 's', 'r', 0, 8407 /* 1424 */ 's', 'p', 's', 'r', 0, 8408 /* 1429 */ 'f', 'p', 'i', 'n', 's', 't', 0, 8409 /* 1436 */ 'f', 'p', 's', 'c', 'r', '_', 'n', 'z', 'c', 'v', 0, 8410 /* 1447 */ 'a', 'p', 's', 'r', '_', 'n', 'z', 'c', 'v', 0, 8411 }; 8412 8413 static const uint16_t RegAsmOffset[] = { 8414 1414, 1447, 1419, 1373, 1429, 1405, 1436, 1379, 1385, 1411, 1370, 1402, 1424, 131, 8415 288, 420, 566, 710, 849, 977, 1100, 1228, 1351, 39, 192, 347, 485, 625, 8416 765, 893, 1017, 1144, 1268, 83, 232, 391, 525, 669, 805, 933, 1053, 1184, 8417 1304, 123, 268, 435, 137, 294, 426, 134, 291, 423, 569, 713, 852, 980, 8418 1103, 1231, 1354, 43, 196, 351, 489, 629, 769, 140, 297, 429, 572, 716, 8419 855, 983, 1106, 1234, 1367, 1393, 1396, 1399, 143, 300, 432, 575, 719, 858, 8420 986, 1109, 1237, 1357, 47, 200, 355, 493, 633, 773, 897, 1021, 1148, 1272, 8421 87, 236, 395, 529, 673, 809, 937, 1057, 1188, 1308, 127, 272, 399, 533, 8422 680, 816, 947, 1067, 1198, 1318, 6, 163, 309, 449, 585, 729, 869, 997, 8423 1120, 1248, 59, 224, 367, 505, 645, 785, 909, 1033, 1160, 1284, 99, 260, 8424 276, 414, 554, 704, 837, 971, 1088, 1222, 1339, 32, 176, 339, 477, 617, 8425 757, 548, 698, 831, 965, 1082, 1216, 1333, 26, 170, 332, 469, 609, 749, 8426 1360, 282, 560, 843, 1094, 1345, 184, 405, 539, 689, 822, 956, 1073, 1207, 8427 1324, 16, 146, 320, 457, 597, 737, 881, 1005, 1132, 1256, 71, 204, 379, 8428 513, 657, 793, 921, 1041, 1172, 1292, 111, 240, 677, 813, 944, 1064, 1195, 8429 1315, 3, 160, 306, 446, 581, 725, 865, 993, 1116, 1244, 55, 220, 363, 8430 501, 641, 781, 905, 1029, 1156, 1280, 95, 256, 941, 1061, 1192, 1312, 0, 8431 157, 303, 443, 578, 722, 861, 989, 1112, 1240, 51, 216, 359, 497, 637, 8432 777, 901, 1025, 1152, 1276, 91, 252, 408, 692, 959, 1210, 19, 324, 601, 8433 885, 1136, 75, 383, 661, 925, 1176, 115, 686, 953, 1204, 13, 317, 593, 8434 877, 1128, 67, 375, 653, 917, 1168, 107, 8435 }; 8436 8437 //int i; 8438 //for (i = 0; i < sizeof(RegAsmOffset)/2; i++) 8439 // printf("%s = %u\n", AsmStrs+RegAsmOffset[i], i + 1); 8440 //printf("*************************\n"); 8441 return AsmStrs+RegAsmOffset[RegNo-1]; 8442#else 8443 return NULL; 8444#endif 8445} 8446 8447// get registers with number only 8448static const char *getRegisterName2(unsigned RegNo) 8449{ 8450 // assert(RegNo && RegNo < 289 && "Invalid register number!"); 8451 8452#ifndef CAPSTONE_DIET 8453 static const char AsmStrs[] = { 8454 /* 0 */ 'D', '4', '_', 'D', '6', '_', 'D', '8', '_', 'D', '1', '0', 0, 8455 /* 13 */ 'D', '7', '_', 'D', '8', '_', 'D', '9', '_', 'D', '1', '0', 0, 8456 /* 26 */ 'Q', '7', '_', 'Q', '8', '_', 'Q', '9', '_', 'Q', '1', '0', 0, 8457 /* 39 */ 'd', '1', '0', 0, 8458 /* 43 */ 'q', '1', '0', 0, 8459 /* 47 */ 'r', '1', '0', 0, 8460 /* 51 */ 's', '1', '0', 0, 8461 /* 55 */ 'D', '1', '4', '_', 'D', '1', '6', '_', 'D', '1', '8', '_', 'D', '2', '0', 0, 8462 /* 71 */ 'D', '1', '7', '_', 'D', '1', '8', '_', 'D', '1', '9', '_', 'D', '2', '0', 0, 8463 /* 87 */ 'd', '2', '0', 0, 8464 /* 91 */ 's', '2', '0', 0, 8465 /* 95 */ 'D', '2', '4', '_', 'D', '2', '6', '_', 'D', '2', '8', '_', 'D', '3', '0', 0, 8466 /* 111 */ 'D', '2', '7', '_', 'D', '2', '8', '_', 'D', '2', '9', '_', 'D', '3', '0', 0, 8467 /* 127 */ 'd', '3', '0', 0, 8468 /* 131 */ 's', '3', '0', 0, 8469 /* 135 */ 'd', '0', 0, 8470 /* 138 */ 'q', '0', 0, 8471 /* 141 */ 'm', 'v', 'f', 'r', '0', 0, 8472 /* 147 */ 's', '0', 0, 8473 /* 150 */ 'D', '9', '_', 'D', '1', '0', '_', 'D', '1', '1', 0, 8474 /* 161 */ 'D', '5', '_', 'D', '7', '_', 'D', '9', '_', 'D', '1', '1', 0, 8475 /* 174 */ 'Q', '8', '_', 'Q', '9', '_', 'Q', '1', '0', '_', 'Q', '1', '1', 0, 8476 /* 188 */ 'R', '1', '0', '_', 'R', '1', '1', 0, 8477 /* 196 */ 'd', '1', '1', 0, 8478 /* 200 */ 'q', '1', '1', 0, 8479 /* 204 */ 'r', '1', '1', 0, 8480 /* 208 */ 's', '1', '1', 0, 8481 /* 212 */ 'D', '1', '9', '_', 'D', '2', '0', '_', 'D', '2', '1', 0, 8482 /* 224 */ 'D', '1', '5', '_', 'D', '1', '7', '_', 'D', '1', '9', '_', 'D', '2', '1', 0, 8483 /* 240 */ 'd', '2', '1', 0, 8484 /* 244 */ 's', '2', '1', 0, 8485 /* 248 */ 'D', '2', '9', '_', 'D', '3', '0', '_', 'D', '3', '1', 0, 8486 /* 260 */ 'D', '2', '5', '_', 'D', '2', '7', '_', 'D', '2', '9', '_', 'D', '3', '1', 0, 8487 /* 276 */ 'd', '3', '1', 0, 8488 /* 280 */ 's', '3', '1', 0, 8489 /* 284 */ 'Q', '0', '_', 'Q', '1', 0, 8490 /* 290 */ 'R', '0', '_', 'R', '1', 0, 8491 /* 296 */ 'd', '1', 0, 8492 /* 299 */ 'q', '1', 0, 8493 /* 302 */ 'm', 'v', 'f', 'r', '1', 0, 8494 /* 308 */ 's', '1', 0, 8495 /* 311 */ 'D', '6', '_', 'D', '8', '_', 'D', '1', '0', '_', 'D', '1', '2', 0, 8496 /* 325 */ 'D', '9', '_', 'D', '1', '0', '_', 'D', '1', '1', '_', 'D', '1', '2', 0, 8497 /* 340 */ 'Q', '9', '_', 'Q', '1', '0', '_', 'Q', '1', '1', '_', 'Q', '1', '2', 0, 8498 /* 355 */ 'd', '1', '2', 0, 8499 /* 359 */ 'q', '1', '2', 0, 8500 /* 363 */ 'r', '1', '2', 0, 8501 /* 367 */ 's', '1', '2', 0, 8502 /* 371 */ 'D', '1', '6', '_', 'D', '1', '8', '_', 'D', '2', '0', '_', 'D', '2', '2', 0, 8503 /* 387 */ 'D', '1', '9', '_', 'D', '2', '0', '_', 'D', '2', '1', '_', 'D', '2', '2', 0, 8504 /* 403 */ 'd', '2', '2', 0, 8505 /* 407 */ 's', '2', '2', 0, 8506 /* 411 */ 'D', '0', '_', 'D', '2', 0, 8507 /* 417 */ 'D', '0', '_', 'D', '1', '_', 'D', '2', 0, 8508 /* 426 */ 'Q', '1', '_', 'Q', '2', 0, 8509 /* 432 */ 'd', '2', 0, 8510 /* 435 */ 'q', '2', 0, 8511 /* 438 */ 'm', 'v', 'f', 'r', '2', 0, 8512 /* 444 */ 's', '2', 0, 8513 /* 447 */ 'f', 'p', 'i', 'n', 's', 't', '2', 0, 8514 /* 455 */ 'D', '7', '_', 'D', '9', '_', 'D', '1', '1', '_', 'D', '1', '3', 0, 8515 /* 469 */ 'D', '1', '1', '_', 'D', '1', '2', '_', 'D', '1', '3', 0, 8516 /* 481 */ 'Q', '1', '0', '_', 'Q', '1', '1', '_', 'Q', '1', '2', '_', 'Q', '1', '3', 0, 8517 /* 497 */ 'd', '1', '3', 0, 8518 /* 501 */ 'q', '1', '3', 0, 8519 /* 505 */ 's', '1', '3', 0, 8520 /* 509 */ 'D', '1', '7', '_', 'D', '1', '9', '_', 'D', '2', '1', '_', 'D', '2', '3', 0, 8521 /* 525 */ 'D', '2', '1', '_', 'D', '2', '2', '_', 'D', '2', '3', 0, 8522 /* 537 */ 'd', '2', '3', 0, 8523 /* 541 */ 's', '2', '3', 0, 8524 /* 545 */ 'D', '1', '_', 'D', '3', 0, 8525 /* 551 */ 'D', '1', '_', 'D', '2', '_', 'D', '3', 0, 8526 /* 560 */ 'Q', '0', '_', 'Q', '1', '_', 'Q', '2', '_', 'Q', '3', 0, 8527 /* 572 */ 'R', '2', '_', 'R', '3', 0, 8528 /* 578 */ 'd', '3', 0, 8529 /* 581 */ 'q', '3', 0, 8530 /* 584 */ 'r', '3', 0, 8531 /* 587 */ 's', '3', 0, 8532 /* 590 */ 'D', '8', '_', 'D', '1', '0', '_', 'D', '1', '2', '_', 'D', '1', '4', 0, 8533 /* 605 */ 'D', '1', '1', '_', 'D', '1', '2', '_', 'D', '1', '3', '_', 'D', '1', '4', 0, 8534 /* 621 */ 'Q', '1', '1', '_', 'Q', '1', '2', '_', 'Q', '1', '3', '_', 'Q', '1', '4', 0, 8535 /* 637 */ 'd', '1', '4', 0, 8536 /* 641 */ 'q', '1', '4', 0, 8537 /* 645 */ 's', '1', '4', 0, 8538 /* 649 */ 'D', '1', '8', '_', 'D', '2', '0', '_', 'D', '2', '2', '_', 'D', '2', '4', 0, 8539 /* 665 */ 'D', '2', '1', '_', 'D', '2', '2', '_', 'D', '2', '3', '_', 'D', '2', '4', 0, 8540 /* 681 */ 'd', '2', '4', 0, 8541 /* 685 */ 's', '2', '4', 0, 8542 /* 689 */ 'D', '0', '_', 'D', '2', '_', 'D', '4', 0, 8543 /* 698 */ 'D', '1', '_', 'D', '2', '_', 'D', '3', '_', 'D', '4', 0, 8544 /* 710 */ 'Q', '1', '_', 'Q', '2', '_', 'Q', '3', '_', 'Q', '4', 0, 8545 /* 722 */ 'd', '4', 0, 8546 /* 725 */ 'q', '4', 0, 8547 /* 728 */ 'r', '4', 0, 8548 /* 731 */ 's', '4', 0, 8549 /* 734 */ 'D', '9', '_', 'D', '1', '1', '_', 'D', '1', '3', '_', 'D', '1', '5', 0, 8550 /* 749 */ 'D', '1', '3', '_', 'D', '1', '4', '_', 'D', '1', '5', 0, 8551 /* 761 */ 'Q', '1', '2', '_', 'Q', '1', '3', '_', 'Q', '1', '4', '_', 'Q', '1', '5', 0, 8552 /* 777 */ 'd', '1', '5', 0, 8553 /* 781 */ 'q', '1', '5', 0, 8554 /* 785 */ 's', '1', '5', 0, 8555 /* 789 */ 'D', '1', '9', '_', 'D', '2', '1', '_', 'D', '2', '3', '_', 'D', '2', '5', 0, 8556 /* 805 */ 'D', '2', '3', '_', 'D', '2', '4', '_', 'D', '2', '5', 0, 8557 /* 817 */ 'd', '2', '5', 0, 8558 /* 821 */ 's', '2', '5', 0, 8559 /* 825 */ 'D', '1', '_', 'D', '3', '_', 'D', '5', 0, 8560 /* 834 */ 'D', '3', '_', 'D', '4', '_', 'D', '5', 0, 8561 /* 843 */ 'Q', '2', '_', 'Q', '3', '_', 'Q', '4', '_', 'Q', '5', 0, 8562 /* 855 */ 'R', '4', '_', 'R', '5', 0, 8563 /* 861 */ 'd', '5', 0, 8564 /* 864 */ 'q', '5', 0, 8565 /* 867 */ 'r', '5', 0, 8566 /* 870 */ 's', '5', 0, 8567 /* 873 */ 'D', '1', '0', '_', 'D', '1', '2', '_', 'D', '1', '4', '_', 'D', '1', '6', 0, 8568 /* 889 */ 'D', '1', '3', '_', 'D', '1', '4', '_', 'D', '1', '5', '_', 'D', '1', '6', 0, 8569 /* 905 */ 'd', '1', '6', 0, 8570 /* 909 */ 's', '1', '6', 0, 8571 /* 913 */ 'D', '2', '0', '_', 'D', '2', '2', '_', 'D', '2', '4', '_', 'D', '2', '6', 0, 8572 /* 929 */ 'D', '2', '3', '_', 'D', '2', '4', '_', 'D', '2', '5', '_', 'D', '2', '6', 0, 8573 /* 945 */ 'd', '2', '6', 0, 8574 /* 949 */ 's', '2', '6', 0, 8575 /* 953 */ 'D', '0', '_', 'D', '2', '_', 'D', '4', '_', 'D', '6', 0, 8576 /* 965 */ 'D', '3', '_', 'D', '4', '_', 'D', '5', '_', 'D', '6', 0, 8577 /* 977 */ 'Q', '3', '_', 'Q', '4', '_', 'Q', '5', '_', 'Q', '6', 0, 8578 /* 989 */ 'd', '6', 0, 8579 /* 992 */ 'q', '6', 0, 8580 /* 995 */ 'r', '6', 0, 8581 /* 998 */ 's', '6', 0, 8582 /* 1001 */ 'D', '1', '1', '_', 'D', '1', '3', '_', 'D', '1', '5', '_', 'D', '1', '7', 0, 8583 /* 1017 */ 'D', '1', '5', '_', 'D', '1', '6', '_', 'D', '1', '7', 0, 8584 /* 1029 */ 'd', '1', '7', 0, 8585 /* 1033 */ 's', '1', '7', 0, 8586 /* 1037 */ 'D', '2', '1', '_', 'D', '2', '3', '_', 'D', '2', '5', '_', 'D', '2', '7', 0, 8587 /* 1053 */ 'D', '2', '5', '_', 'D', '2', '6', '_', 'D', '2', '7', 0, 8588 /* 1065 */ 'd', '2', '7', 0, 8589 /* 1069 */ 's', '2', '7', 0, 8590 /* 1073 */ 'D', '1', '_', 'D', '3', '_', 'D', '5', '_', 'D', '7', 0, 8591 /* 1085 */ 'D', '5', '_', 'D', '6', '_', 'D', '7', 0, 8592 /* 1094 */ 'Q', '4', '_', 'Q', '5', '_', 'Q', '6', '_', 'Q', '7', 0, 8593 /* 1106 */ 'R', '6', '_', 'R', '7', 0, 8594 /* 1112 */ 'd', '7', 0, 8595 /* 1115 */ 'q', '7', 0, 8596 /* 1118 */ 'r', '7', 0, 8597 /* 1121 */ 's', '7', 0, 8598 /* 1124 */ 'D', '1', '2', '_', 'D', '1', '4', '_', 'D', '1', '6', '_', 'D', '1', '8', 0, 8599 /* 1140 */ 'D', '1', '5', '_', 'D', '1', '6', '_', 'D', '1', '7', '_', 'D', '1', '8', 0, 8600 /* 1156 */ 'd', '1', '8', 0, 8601 /* 1160 */ 's', '1', '8', 0, 8602 /* 1164 */ 'D', '2', '2', '_', 'D', '2', '4', '_', 'D', '2', '6', '_', 'D', '2', '8', 0, 8603 /* 1180 */ 'D', '2', '5', '_', 'D', '2', '6', '_', 'D', '2', '7', '_', 'D', '2', '8', 0, 8604 /* 1196 */ 'd', '2', '8', 0, 8605 /* 1200 */ 's', '2', '8', 0, 8606 /* 1204 */ 'D', '2', '_', 'D', '4', '_', 'D', '6', '_', 'D', '8', 0, 8607 /* 1216 */ 'D', '5', '_', 'D', '6', '_', 'D', '7', '_', 'D', '8', 0, 8608 /* 1228 */ 'Q', '5', '_', 'Q', '6', '_', 'Q', '7', '_', 'Q', '8', 0, 8609 /* 1240 */ 'd', '8', 0, 8610 /* 1243 */ 'q', '8', 0, 8611 /* 1246 */ 'r', '8', 0, 8612 /* 1249 */ 's', '8', 0, 8613 /* 1252 */ 'D', '1', '3', '_', 'D', '1', '5', '_', 'D', '1', '7', '_', 'D', '1', '9', 0, 8614 /* 1268 */ 'D', '1', '7', '_', 'D', '1', '8', '_', 'D', '1', '9', 0, 8615 /* 1280 */ 'd', '1', '9', 0, 8616 /* 1284 */ 's', '1', '9', 0, 8617 /* 1288 */ 'D', '2', '3', '_', 'D', '2', '5', '_', 'D', '2', '7', '_', 'D', '2', '9', 0, 8618 /* 1304 */ 'D', '2', '7', '_', 'D', '2', '8', '_', 'D', '2', '9', 0, 8619 /* 1316 */ 'd', '2', '9', 0, 8620 /* 1320 */ 's', '2', '9', 0, 8621 /* 1324 */ 'D', '3', '_', 'D', '5', '_', 'D', '7', '_', 'D', '9', 0, 8622 /* 1336 */ 'D', '7', '_', 'D', '8', '_', 'D', '9', 0, 8623 /* 1345 */ 'Q', '6', '_', 'Q', '7', '_', 'Q', '8', '_', 'Q', '9', 0, 8624 /* 1357 */ 'R', '8', '_', 'R', '9', 0, 8625 /* 1363 */ 'd', '9', 0, 8626 /* 1366 */ 'q', '9', 0, 8627 /* 1369 */ 'r', '9', 0, 8628 /* 1372 */ 's', '9', 0, 8629 /* 1375 */ 'R', '1', '2', '_', 'S', 'P', 0, 8630 /* 1382 */ 'p', 'c', 0, 8631 /* 1385 */ 'f', 'p', 'e', 'x', 'c', 0, 8632 /* 1391 */ 'f', 'p', 's', 'i', 'd', 0, 8633 /* 1397 */ 'i', 't', 's', 't', 'a', 't', 'e', 0, 8634 /* 1405 */ 's', 'p', 0, 8635 /* 1408 */ 'f', 'p', 's', 'c', 'r', 0, 8636 /* 1414 */ 'l', 'r', 0, 8637 /* 1417 */ 'a', 'p', 's', 'r', 0, 8638 /* 1422 */ 'c', 'p', 's', 'r', 0, 8639 /* 1427 */ 's', 'p', 's', 'r', 0, 8640 /* 1432 */ 'f', 'p', 'i', 'n', 's', 't', 0, 8641 /* 1439 */ 'f', 'p', 's', 'c', 'r', '_', 'n', 'z', 'c', 'v', 0, 8642 /* 1450 */ 'a', 'p', 's', 'r', '_', 'n', 'z', 'c', 'v', 0, 8643 }; 8644 8645 static const uint32_t RegAsmOffset[] = { 8646 1417, 1450, 1422, 1385, 1432, 1408, 1439, 1391, 1397, 1414, 1382, 1405, 1427, 135, 8647 296, 432, 578, 722, 861, 989, 1112, 1240, 1363, 39, 196, 355, 497, 637, 8648 777, 905, 1029, 1156, 1280, 87, 240, 403, 537, 681, 817, 945, 1065, 1196, 8649 1316, 127, 276, 447, 141, 302, 438, 138, 299, 435, 581, 725, 864, 992, 8650 1115, 1243, 1366, 43, 200, 359, 501, 641, 781, 144, 305, 441, 584, 728, 8651 867, 995, 1118, 1246, 1369, 47, 204, 363, 147, 308, 444, 587, 731, 870, 8652 998, 1121, 1249, 1372, 51, 208, 367, 505, 645, 785, 909, 1033, 1160, 1284, 8653 91, 244, 407, 541, 685, 821, 949, 1069, 1200, 1320, 131, 280, 411, 545, 8654 692, 828, 959, 1079, 1210, 1330, 6, 167, 317, 461, 597, 741, 881, 1009, 8655 1132, 1260, 63, 232, 379, 517, 657, 797, 921, 1045, 1172, 1296, 103, 268, 8656 284, 426, 566, 716, 849, 983, 1100, 1234, 1351, 32, 180, 347, 489, 629, 8657 769, 560, 710, 843, 977, 1094, 1228, 1345, 26, 174, 340, 481, 621, 761, 8658 1375, 290, 572, 855, 1106, 1357, 188, 417, 551, 701, 834, 968, 1085, 1219, 8659 1336, 16, 150, 328, 469, 609, 749, 893, 1017, 1144, 1268, 75, 212, 391, 8660 525, 669, 805, 933, 1053, 1184, 1304, 115, 248, 689, 825, 956, 1076, 1207, 8661 1327, 3, 164, 314, 458, 593, 737, 877, 1005, 1128, 1256, 59, 228, 375, 8662 513, 653, 793, 917, 1041, 1168, 1292, 99, 264, 953, 1073, 1204, 1324, 0, 8663 161, 311, 455, 590, 734, 873, 1001, 1124, 1252, 55, 224, 371, 509, 649, 8664 789, 913, 1037, 1164, 1288, 95, 260, 420, 704, 971, 1222, 19, 332, 613, 8665 897, 1148, 79, 395, 673, 937, 1188, 119, 698, 965, 1216, 13, 325, 605, 8666 889, 1140, 71, 387, 665, 929, 1180, 111, 8667 }; 8668 8669 //int i; 8670 //for (i = 0; i < sizeof(RegAsmOffset)/4; i++) 8671 // printf("%s = %u\n", AsmStrs+RegAsmOffset[i], i + 1); 8672 //printf("*************************\n"); 8673 return AsmStrs+RegAsmOffset[RegNo-1]; 8674#else 8675 return NULL; 8676#endif 8677} 8678 8679#ifdef PRINT_ALIAS_INSTR 8680#undef PRINT_ALIAS_INSTR 8681 8682static void printCustomAliasOperand(MCInst *MI, unsigned OpIdx, 8683 unsigned PrintMethodIdx, SStream *OS) 8684{ 8685 switch (PrintMethodIdx) { 8686 default: 8687 // llvm_unreachable("Unknown PrintMethod kind"); 8688 break; 8689 case 0: 8690 printPredicateOperand(MI, OpIdx, OS); 8691 break; 8692 case 1: 8693 printSBitModifierOperand(MI, OpIdx, OS); 8694 break; 8695 case 2: 8696 printFPImmOperand(MI, OpIdx, OS); 8697 break; 8698 case 3: 8699 printRegisterList(MI, OpIdx, OS); 8700 break; 8701 case 4: 8702 printPImmediate(MI, OpIdx, OS); 8703 break; 8704 case 5: 8705 printCImmediate(MI, OpIdx, OS); 8706 break; 8707 case 6: 8708 printImmPlusOneOperand(MI, OpIdx, OS); 8709 break; 8710 case 7: 8711 printAddrMode5Operand(MI, OpIdx, OS, false); 8712 break; 8713 case 8: 8714 printNEONModImmOperand(MI, OpIdx, OS); 8715 break; 8716 case 9: 8717 printT2SOOperand(MI, OpIdx, OS); 8718 break; 8719 case 10: 8720 printAdrLabelOperand<0>(MI, OpIdx, OS, 0); 8721 break; 8722 case 11: 8723 printThumbSRImm(MI, OpIdx, OS); 8724 break; 8725 case 12: 8726 printAddrModeImm12Operand(MI, OpIdx, OS, false); 8727 break; 8728 case 13: 8729 printThumbLdrLabelOperand(MI, OpIdx, OS); 8730 break; 8731 case 14: 8732 printT2AddrModeSoRegOperand(MI, OpIdx, OS); 8733 break; 8734 case 15: 8735 printRotImmOperand(MI, OpIdx, OS); 8736 break; 8737 case 16: 8738 printCPSIMod(MI, OpIdx, OS); 8739 break; 8740 } 8741} 8742 8743static char *printAliasInstr(MCInst *MI, SStream *OS, void *info) 8744{ 8745 #define GETREGCLASS_CONTAIN(_class, _reg) MCRegisterClass_contains(MCRegisterInfo_getRegClass(MRI, _class), MCOperand_getReg(MCInst_getOperand(MI, _reg))) 8746 const char *AsmString; 8747 char *tmp, *AsmMnem, *AsmOps, *c; 8748 int OpIdx, PrintMethodIdx; 8749 MCRegisterInfo *MRI = (MCRegisterInfo *)info; 8750 switch (MCInst_getOpcode(MI)) { 8751 default: return NULL; 8752 case ARM_ANDri: 8753 if (MCInst_getNumOperands(MI) == 6 && 8754 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8755 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 8756 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 8757 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 8758 // (ANDri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s) 8759 AsmString = "bic$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 8760 break; 8761 } 8762 if (MCInst_getNumOperands(MI) == 6 && 8763 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8764 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 8765 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 8766 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 8767 // (ANDri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s) 8768 AsmString = "bic$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 8769 break; 8770 } 8771 return NULL; 8772 case ARM_BICri: 8773 if (MCInst_getNumOperands(MI) == 6 && 8774 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8775 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 8776 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 8777 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 8778 // (BICri rGPR:$Rd, rGPR:$Rn, mod_imm_not:$imm, pred:$p, cc_out:$s) 8779 AsmString = "and$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 8780 break; 8781 } 8782 if (MCInst_getNumOperands(MI) == 6 && 8783 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8784 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 8785 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 8786 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 8787 // (BICri rGPR:$Rdn, rGPR:$Rdn, mod_imm_not:$imm, pred:$p, cc_out:$s) 8788 AsmString = "and$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 8789 break; 8790 } 8791 return NULL; 8792 case ARM_BKPT: 8793 if (MCInst_getNumOperands(MI) == 1 && 8794 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8795 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 8796 // (BKPT 0) 8797 AsmString = "bkpt"; 8798 break; 8799 } 8800 return NULL; 8801 case ARM_CMNri: 8802 if (MCInst_getNumOperands(MI) == 4 && 8803 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8804 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 8805 // (CMNri rGPR:$Rd, mod_imm_neg:$imm, pred:$p) 8806 AsmString = "cmp$\xFF\x03\x01 $\x01, $\x02"; 8807 break; 8808 } 8809 return NULL; 8810 case ARM_CMPri: 8811 if (MCInst_getNumOperands(MI) == 4 && 8812 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8813 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 8814 // (CMPri rGPR:$Rd, mod_imm_neg:$imm, pred:$p) 8815 AsmString = "cmn$\xFF\x03\x01 $\x01, $\x02"; 8816 break; 8817 } 8818 return NULL; 8819 case ARM_DMB: 8820 if (MCInst_getNumOperands(MI) == 1 && 8821 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8822 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 8823 // (DMB 15) 8824 AsmString = "dmb"; 8825 break; 8826 } 8827 return NULL; 8828 case ARM_DSB: 8829 if (MCInst_getNumOperands(MI) == 1 && 8830 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8831 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 8832 // (DSB 15) 8833 AsmString = "dsb"; 8834 break; 8835 } 8836 return NULL; 8837 case ARM_FCONSTD: 8838 if (MCInst_getNumOperands(MI) == 4 && 8839 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8840 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 8841 // (FCONSTD DPR:$Dd, vfp_f64imm:$val, pred:$p) 8842 AsmString = "fconstd$\xFF\x03\x01 $\x01, $\xFF\x02\x03"; 8843 break; 8844 } 8845 return NULL; 8846 case ARM_FCONSTS: 8847 if (MCInst_getNumOperands(MI) == 4 && 8848 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8849 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0)) { 8850 // (FCONSTS SPR:$Sd, vfp_f32imm:$val, pred:$p) 8851 AsmString = "fconsts$\xFF\x03\x01 $\x01, $\xFF\x02\x03"; 8852 break; 8853 } 8854 return NULL; 8855 case ARM_FMSTAT: 8856 if (MCInst_getNumOperands(MI) == 2) { 8857 // (FMSTAT pred:$p) 8858 AsmString = "fmstat$\xFF\x01\x01"; 8859 break; 8860 } 8861 return NULL; 8862 case ARM_HINT: 8863 if (MCInst_getNumOperands(MI) == 3 && 8864 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8865 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 8866 // (HINT 0, pred:$p) 8867 AsmString = "nop$\xFF\x02\x01"; 8868 break; 8869 } 8870 if (MCInst_getNumOperands(MI) == 3 && 8871 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8872 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 1) { 8873 // (HINT 1, pred:$p) 8874 AsmString = "yield$\xFF\x02\x01"; 8875 break; 8876 } 8877 if (MCInst_getNumOperands(MI) == 3 && 8878 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8879 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 2) { 8880 // (HINT 2, pred:$p) 8881 AsmString = "wfe$\xFF\x02\x01"; 8882 break; 8883 } 8884 if (MCInst_getNumOperands(MI) == 3 && 8885 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8886 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 3) { 8887 // (HINT 3, pred:$p) 8888 AsmString = "wfi$\xFF\x02\x01"; 8889 break; 8890 } 8891 if (MCInst_getNumOperands(MI) == 3 && 8892 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8893 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 4) { 8894 // (HINT 4, pred:$p) 8895 AsmString = "sev$\xFF\x02\x01"; 8896 break; 8897 } 8898 if (MCInst_getNumOperands(MI) == 3 && 8899 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8900 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 5) { 8901 // (HINT 5, pred:$p) 8902 AsmString = "sevl$\xFF\x02\x01"; 8903 break; 8904 } 8905 return NULL; 8906 case ARM_ISB: 8907 if (MCInst_getNumOperands(MI) == 1 && 8908 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 8909 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 8910 // (ISB 15) 8911 AsmString = "isb"; 8912 break; 8913 } 8914 return NULL; 8915 case ARM_LDMIA_UPD: 8916 if (MCInst_getNumOperands(MI) == 4 && 8917 MCOperand_getReg(MCInst_getOperand(MI, 0)) == ARM_SP) { 8918 // (LDMIA_UPD SP, pred:$p, reglist:$regs) 8919 AsmString = "pop$\xFF\x02\x01 $\xFF\x04\x04"; 8920 break; 8921 } 8922 return NULL; 8923 case ARM_MCR: 8924 if (MCInst_getNumOperands(MI) == 8 && 8925 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 8926 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 8927 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 8928 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 8929 // (MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 8930 AsmString = "mcr$\xFF\x07\x01 $\xFF\x01\x05, $\x02, $\x03, $\xFF\x04\x06, $\xFF\x05\x06"; 8931 break; 8932 } 8933 return NULL; 8934 case ARM_MCR2: 8935 if (MCInst_getNumOperands(MI) == 6 && 8936 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 8937 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 8938 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 8939 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 8940 // (MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn, c_imm:$CRm, 0) 8941 AsmString = "mcr2 $\xFF\x01\x05, $\x02, $\x03, $\xFF\x04\x06, $\xFF\x05\x06"; 8942 break; 8943 } 8944 return NULL; 8945 case ARM_MLA: 8946 if (MCInst_getNumOperands(MI) == 7 && 8947 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8948 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 8949 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 8950 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 8951 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 8952 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 8953 MCOperand_isReg(MCInst_getOperand(MI, 3)) && 8954 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 3)) { 8955 // (MLA GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, GPRnopc:$Ra, pred:$p, cc_out:$s) 8956 AsmString = "mla$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\x03, $\x04"; 8957 break; 8958 } 8959 return NULL; 8960 case ARM_MOVi: 8961 if (MCInst_getNumOperands(MI) == 5 && 8962 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8963 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 8964 // (MOVi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s) 8965 AsmString = "mvn$\xFF\x05\x02$\xFF\x03\x01 $\x01, $\x02"; 8966 break; 8967 } 8968 return NULL; 8969 case ARM_MOVi16: 8970 if (MCInst_getNumOperands(MI) == 4 && 8971 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8972 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 8973 // (MOVi16 GPR:$Rd, imm0_65535_expr:$imm, pred:$p) 8974 AsmString = "mov$\xFF\x03\x01 $\x01, $\x02"; 8975 break; 8976 } 8977 return NULL; 8978 case ARM_MRC: 8979 if (MCInst_getNumOperands(MI) == 8 && 8980 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8981 GETREGCLASS_CONTAIN(ARM_GPRwithAPSRRegClassID, 0) && 8982 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 8983 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 8984 // (MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 8985 AsmString = "mrc$\xFF\x07\x01 $\xFF\x02\x05, $\x03, $\x01, $\xFF\x04\x06, $\xFF\x05\x06"; 8986 break; 8987 } 8988 return NULL; 8989 case ARM_MRC2: 8990 if (MCInst_getNumOperands(MI) == 6 && 8991 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 8992 GETREGCLASS_CONTAIN(ARM_GPRwithAPSRRegClassID, 0) && 8993 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 8994 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 8995 // (MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, 0) 8996 AsmString = "mrc2 $\xFF\x02\x05, $\x03, $\x01, $\xFF\x04\x06, $\xFF\x05\x06"; 8997 break; 8998 } 8999 return NULL; 9000 case ARM_MRS: 9001 if (MCInst_getNumOperands(MI) == 3 && 9002 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9003 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 9004 // (MRS GPRnopc:$Rd, pred:$p) 9005 AsmString = "mrs$\xFF\x02\x01 $\x01, cpsr"; 9006 break; 9007 } 9008 return NULL; 9009 case ARM_MUL: 9010 if (MCInst_getNumOperands(MI) == 6 && 9011 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9012 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9013 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9014 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9015 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9016 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2)) { 9017 // (MUL GPRnopc:$Rd, GPRnopc:$Rn, GPRnopc:$Rm, pred:$p, cc_out:$s) 9018 AsmString = "mul$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 9019 break; 9020 } 9021 return NULL; 9022 case ARM_MVNi: 9023 if (MCInst_getNumOperands(MI) == 5 && 9024 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9025 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 9026 // (MVNi rGPR:$Rd, mod_imm_not:$imm, pred:$p, cc_out:$s) 9027 AsmString = "mov$\xFF\x05\x02$\xFF\x03\x01 $\x01, $\x02"; 9028 break; 9029 } 9030 return NULL; 9031 case ARM_RSBri: 9032 if (MCInst_getNumOperands(MI) == 6 && 9033 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9034 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9035 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9036 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9037 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9038 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9039 // (RSBri GPR:$Rd, GPR:$Rm, 0, pred:$p, cc_out:$s) 9040 AsmString = "neg$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02"; 9041 break; 9042 } 9043 return NULL; 9044 case ARM_SMLAL: 9045 if (MCInst_getNumOperands(MI) == 7 && 9046 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9047 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9048 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9049 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9050 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9051 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 9052 MCOperand_isReg(MCInst_getOperand(MI, 3)) && 9053 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 3)) { 9054 // (SMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s) 9055 AsmString = "smlal$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\x03, $\x04"; 9056 break; 9057 } 9058 return NULL; 9059 case ARM_SMULL: 9060 if (MCInst_getNumOperands(MI) == 7 && 9061 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9062 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9063 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9064 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9065 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9066 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 9067 MCOperand_isReg(MCInst_getOperand(MI, 3)) && 9068 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 3)) { 9069 // (SMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s) 9070 AsmString = "smull$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\x03, $\x04"; 9071 break; 9072 } 9073 return NULL; 9074 case ARM_SRSDA: 9075 if (MCInst_getNumOperands(MI) == 1) { 9076 // (SRSDA imm0_31:$mode) 9077 AsmString = "srsda $\x01"; 9078 break; 9079 } 9080 return NULL; 9081 case ARM_SRSDA_UPD: 9082 if (MCInst_getNumOperands(MI) == 1) { 9083 // (SRSDA_UPD imm0_31:$mode) 9084 AsmString = "srsda $\x01!"; 9085 break; 9086 } 9087 return NULL; 9088 case ARM_SRSDB: 9089 if (MCInst_getNumOperands(MI) == 1) { 9090 // (SRSDB imm0_31:$mode) 9091 AsmString = "srsdb $\x01"; 9092 break; 9093 } 9094 return NULL; 9095 case ARM_SRSDB_UPD: 9096 if (MCInst_getNumOperands(MI) == 1) { 9097 // (SRSDB_UPD imm0_31:$mode) 9098 AsmString = "srsdb $\x01!"; 9099 break; 9100 } 9101 return NULL; 9102 case ARM_SRSIA: 9103 if (MCInst_getNumOperands(MI) == 1) { 9104 // (SRSIA imm0_31:$mode) 9105 AsmString = "srsia $\x01"; 9106 break; 9107 } 9108 return NULL; 9109 case ARM_SRSIA_UPD: 9110 if (MCInst_getNumOperands(MI) == 1) { 9111 // (SRSIA_UPD imm0_31:$mode) 9112 AsmString = "srsia $\x01!"; 9113 break; 9114 } 9115 return NULL; 9116 case ARM_SRSIB: 9117 if (MCInst_getNumOperands(MI) == 1) { 9118 // (SRSIB imm0_31:$mode) 9119 AsmString = "srsib $\x01"; 9120 break; 9121 } 9122 return NULL; 9123 case ARM_SRSIB_UPD: 9124 if (MCInst_getNumOperands(MI) == 1) { 9125 // (SRSIB_UPD imm0_31:$mode) 9126 AsmString = "srsib $\x01!"; 9127 break; 9128 } 9129 return NULL; 9130 case ARM_SSAT: 9131 if (MCInst_getNumOperands(MI) == 6 && 9132 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9133 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9134 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9135 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9136 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9137 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9138 // (SSAT GPRnopc:$Rd, imm1_32:$sat_imm, GPRnopc:$Rn, 0, pred:$p) 9139 AsmString = "ssat$\xFF\x05\x01 $\x01, $\xFF\x02\x07, $\x03"; 9140 break; 9141 } 9142 return NULL; 9143 case ARM_STMDB_UPD: 9144 if (MCInst_getNumOperands(MI) == 4 && 9145 MCOperand_getReg(MCInst_getOperand(MI, 0)) == ARM_SP) { 9146 // (STMDB_UPD SP, pred:$p, reglist:$regs) 9147 AsmString = "push$\xFF\x02\x01 $\xFF\x04\x04"; 9148 break; 9149 } 9150 return NULL; 9151 case ARM_SUBri: 9152 if (MCInst_getNumOperands(MI) == 6 && 9153 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9154 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9155 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9156 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1)) { 9157 // (SUBri GPR:$Rd, GPR:$Rn, mod_imm_neg:$imm, pred:$p, cc_out:$s) 9158 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 9159 break; 9160 } 9161 if (MCInst_getNumOperands(MI) == 6 && 9162 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9163 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9164 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9165 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 9166 // (SUBri GPR:$Rd, GPR:$Rd, mod_imm_neg:$imm, pred:$p, cc_out:$s) 9167 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 9168 break; 9169 } 9170 return NULL; 9171 case ARM_SXTAB: 9172 if (MCInst_getNumOperands(MI) == 6 && 9173 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9174 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9175 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9176 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9177 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9178 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9179 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9180 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9181 // (SXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9182 AsmString = "sxtab$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9183 break; 9184 } 9185 return NULL; 9186 case ARM_SXTAB16: 9187 if (MCInst_getNumOperands(MI) == 6 && 9188 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9189 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9190 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9191 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9192 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9193 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9194 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9195 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9196 // (SXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9197 AsmString = "sxtab16$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9198 break; 9199 } 9200 return NULL; 9201 case ARM_SXTAH: 9202 if (MCInst_getNumOperands(MI) == 6 && 9203 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9204 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9205 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9206 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9207 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9208 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9209 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9210 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9211 // (SXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9212 AsmString = "sxtah$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9213 break; 9214 } 9215 return NULL; 9216 case ARM_SXTB: 9217 if (MCInst_getNumOperands(MI) == 5 && 9218 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9219 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9220 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9221 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9222 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9223 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9224 // (SXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9225 AsmString = "sxtb$\xFF\x04\x01 $\x01, $\x02"; 9226 break; 9227 } 9228 return NULL; 9229 case ARM_SXTB16: 9230 if (MCInst_getNumOperands(MI) == 5 && 9231 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9232 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9233 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9234 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9235 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9236 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9237 // (SXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9238 AsmString = "sxtb16$\xFF\x04\x01 $\x01, $\x02"; 9239 break; 9240 } 9241 return NULL; 9242 case ARM_SXTH: 9243 if (MCInst_getNumOperands(MI) == 5 && 9244 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9245 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9246 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9247 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9248 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9249 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9250 // (SXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9251 AsmString = "sxth$\xFF\x04\x01 $\x01, $\x02"; 9252 break; 9253 } 9254 return NULL; 9255 case ARM_UMLAL: 9256 if (MCInst_getNumOperands(MI) == 7 && 9257 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9258 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9259 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9260 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9261 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9262 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 9263 MCOperand_isReg(MCInst_getOperand(MI, 3)) && 9264 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 3)) { 9265 // (UMLAL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s) 9266 AsmString = "umlal$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\x03, $\x04"; 9267 break; 9268 } 9269 return NULL; 9270 case ARM_UMULL: 9271 if (MCInst_getNumOperands(MI) == 7 && 9272 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9273 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9274 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9275 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9276 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9277 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 9278 MCOperand_isReg(MCInst_getOperand(MI, 3)) && 9279 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 3)) { 9280 // (UMULL GPR:$RdLo, GPR:$RdHi, GPR:$Rn, GPR:$Rm, pred:$p, cc_out:$s) 9281 AsmString = "umull$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\x03, $\x04"; 9282 break; 9283 } 9284 return NULL; 9285 case ARM_USAT: 9286 if (MCInst_getNumOperands(MI) == 6 && 9287 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9288 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9289 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9290 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9291 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9292 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9293 // (USAT GPRnopc:$Rd, imm0_31:$sat_imm, GPRnopc:$Rn, 0, pred:$p) 9294 AsmString = "usat$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9295 break; 9296 } 9297 return NULL; 9298 case ARM_UXTAB: 9299 if (MCInst_getNumOperands(MI) == 6 && 9300 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9301 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9302 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9303 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9304 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9305 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9306 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9307 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9308 // (UXTAB GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9309 AsmString = "uxtab$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9310 break; 9311 } 9312 return NULL; 9313 case ARM_UXTAB16: 9314 if (MCInst_getNumOperands(MI) == 6 && 9315 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9316 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9317 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9318 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9319 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9320 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9321 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9322 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9323 // (UXTAB16 GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9324 AsmString = "uxtab16$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9325 break; 9326 } 9327 return NULL; 9328 case ARM_UXTAH: 9329 if (MCInst_getNumOperands(MI) == 6 && 9330 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9331 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9332 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9333 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9334 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9335 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 2) && 9336 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 9337 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 9338 // (UXTAH GPRnopc:$Rd, GPR:$Rn, GPRnopc:$Rm, 0, pred:$p) 9339 AsmString = "uxtah$\xFF\x05\x01 $\x01, $\x02, $\x03"; 9340 break; 9341 } 9342 return NULL; 9343 case ARM_UXTB: 9344 if (MCInst_getNumOperands(MI) == 5 && 9345 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9346 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9347 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9348 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9349 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9350 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9351 // (UXTB GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9352 AsmString = "uxtb$\xFF\x04\x01 $\x01, $\x02"; 9353 break; 9354 } 9355 return NULL; 9356 case ARM_UXTB16: 9357 if (MCInst_getNumOperands(MI) == 5 && 9358 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9359 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9360 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9361 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9362 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9363 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9364 // (UXTB16 GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9365 AsmString = "uxtb16$\xFF\x04\x01 $\x01, $\x02"; 9366 break; 9367 } 9368 return NULL; 9369 case ARM_UXTH: 9370 if (MCInst_getNumOperands(MI) == 5 && 9371 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9372 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 9373 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9374 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 9375 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 9376 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 9377 // (UXTH GPRnopc:$Rd, GPRnopc:$Rm, 0, pred:$p) 9378 AsmString = "uxth$\xFF\x04\x01 $\x01, $\x02"; 9379 break; 9380 } 9381 return NULL; 9382 case ARM_VACGEd: 9383 if (MCInst_getNumOperands(MI) == 5 && 9384 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9385 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9386 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9387 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9388 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9389 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9390 // (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p) 9391 AsmString = "vacle$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9392 break; 9393 } 9394 if (MCInst_getNumOperands(MI) == 5 && 9395 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9396 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9397 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9398 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9399 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9400 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 9401 // (VACGEd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p) 9402 AsmString = "vacle$\xFF\x04\x01.f32 $\x01, $\x02"; 9403 break; 9404 } 9405 return NULL; 9406 case ARM_VACGEq: 9407 if (MCInst_getNumOperands(MI) == 5 && 9408 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9409 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9410 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9411 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9412 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9413 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9414 // (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p) 9415 AsmString = "vacle$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9416 break; 9417 } 9418 if (MCInst_getNumOperands(MI) == 5 && 9419 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9420 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9421 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9422 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9423 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9424 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 9425 // (VACGEq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p) 9426 AsmString = "vacle$\xFF\x04\x01.f32 $\x01, $\x02"; 9427 break; 9428 } 9429 return NULL; 9430 case ARM_VACGTd: 9431 if (MCInst_getNumOperands(MI) == 5 && 9432 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9433 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9434 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9435 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9436 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9437 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9438 // (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vn, pred:$p) 9439 AsmString = "vaclt$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9440 break; 9441 } 9442 if (MCInst_getNumOperands(MI) == 5 && 9443 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9444 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9445 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9446 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9447 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9448 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 9449 // (VACGTd DPR:$Vd, DPR:$Vm, DPR:$Vd, pred:$p) 9450 AsmString = "vaclt$\xFF\x04\x01.f32 $\x01, $\x02"; 9451 break; 9452 } 9453 return NULL; 9454 case ARM_VACGTq: 9455 if (MCInst_getNumOperands(MI) == 5 && 9456 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9457 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9458 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9459 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9460 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9461 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9462 // (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vn, pred:$p) 9463 AsmString = "vaclt$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9464 break; 9465 } 9466 if (MCInst_getNumOperands(MI) == 5 && 9467 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9468 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9469 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9470 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9471 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9472 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 9473 // (VACGTq QPR:$Vd, QPR:$Vm, QPR:$Vd, pred:$p) 9474 AsmString = "vaclt$\xFF\x04\x01.f32 $\x01, $\x02"; 9475 break; 9476 } 9477 return NULL; 9478 case ARM_VADDD: 9479 if (MCInst_getNumOperands(MI) == 5 && 9480 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9481 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9482 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9483 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9484 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9485 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9486 // (VADDD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p) 9487 AsmString = "faddd$\xFF\x04\x01 $\x01, $\x02, $\x03"; 9488 break; 9489 } 9490 return NULL; 9491 case ARM_VADDS: 9492 if (MCInst_getNumOperands(MI) == 5 && 9493 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9494 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 9495 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9496 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1) && 9497 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9498 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 2)) { 9499 // (VADDS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p) 9500 AsmString = "fadds$\xFF\x04\x01 $\x01, $\x02, $\x03"; 9501 break; 9502 } 9503 return NULL; 9504 case ARM_VBICiv2i32: 9505 if (MCInst_getNumOperands(MI) == 4 && 9506 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9507 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 9508 // (VBICiv2i32 DPR:$Vd, nImmSplatNotI32:$imm, pred:$p) 9509 AsmString = "vand$\xFF\x03\x01.i32 $\x01, $\x02"; 9510 break; 9511 } 9512 return NULL; 9513 case ARM_VBICiv4i16: 9514 if (MCInst_getNumOperands(MI) == 4 && 9515 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9516 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 9517 // (VBICiv4i16 DPR:$Vd, nImmSplatNotI16:$imm, pred:$p) 9518 AsmString = "vand$\xFF\x03\x01.i16 $\x01, $\x02"; 9519 break; 9520 } 9521 return NULL; 9522 case ARM_VBICiv4i32: 9523 if (MCInst_getNumOperands(MI) == 4 && 9524 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9525 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0)) { 9526 // (VBICiv4i32 QPR:$Vd, nImmSplatNotI32:$imm, pred:$p) 9527 AsmString = "vand$\xFF\x03\x01.i32 $\x01, $\x02"; 9528 break; 9529 } 9530 return NULL; 9531 case ARM_VBICiv8i16: 9532 if (MCInst_getNumOperands(MI) == 4 && 9533 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9534 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0)) { 9535 // (VBICiv8i16 QPR:$Vd, nImmSplatNotI16:$imm, pred:$p) 9536 AsmString = "vand$\xFF\x03\x01.i16 $\x01, $\x02"; 9537 break; 9538 } 9539 return NULL; 9540 case ARM_VCGEfd: 9541 if (MCInst_getNumOperands(MI) == 5 && 9542 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9543 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9544 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9545 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9546 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9547 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9548 // (VCGEfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9549 AsmString = "vcle$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9550 break; 9551 } 9552 return NULL; 9553 case ARM_VCGEfq: 9554 if (MCInst_getNumOperands(MI) == 5 && 9555 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9556 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9557 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9558 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9559 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9560 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9561 // (VCGEfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9562 AsmString = "vcle$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9563 break; 9564 } 9565 return NULL; 9566 case ARM_VCGEsv16i8: 9567 if (MCInst_getNumOperands(MI) == 5 && 9568 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9569 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9570 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9571 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9572 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9573 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9574 // (VCGEsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9575 AsmString = "vcle$\xFF\x04\x01.s8 $\x01, $\x03, $\x02"; 9576 break; 9577 } 9578 return NULL; 9579 case ARM_VCGEsv2i32: 9580 if (MCInst_getNumOperands(MI) == 5 && 9581 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9582 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9583 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9584 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9585 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9586 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9587 // (VCGEsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9588 AsmString = "vcle$\xFF\x04\x01.s32 $\x01, $\x03, $\x02"; 9589 break; 9590 } 9591 return NULL; 9592 case ARM_VCGEsv4i16: 9593 if (MCInst_getNumOperands(MI) == 5 && 9594 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9595 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9596 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9597 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9598 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9599 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9600 // (VCGEsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9601 AsmString = "vcle$\xFF\x04\x01.s16 $\x01, $\x03, $\x02"; 9602 break; 9603 } 9604 return NULL; 9605 case ARM_VCGEsv4i32: 9606 if (MCInst_getNumOperands(MI) == 5 && 9607 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9608 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9609 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9610 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9611 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9612 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9613 // (VCGEsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9614 AsmString = "vcle$\xFF\x04\x01.s32 $\x01, $\x03, $\x02"; 9615 break; 9616 } 9617 return NULL; 9618 case ARM_VCGEsv8i16: 9619 if (MCInst_getNumOperands(MI) == 5 && 9620 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9621 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9622 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9623 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9624 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9625 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9626 // (VCGEsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9627 AsmString = "vcle$\xFF\x04\x01.s16 $\x01, $\x03, $\x02"; 9628 break; 9629 } 9630 return NULL; 9631 case ARM_VCGEsv8i8: 9632 if (MCInst_getNumOperands(MI) == 5 && 9633 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9634 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9635 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9636 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9637 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9638 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9639 // (VCGEsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9640 AsmString = "vcle$\xFF\x04\x01.s8 $\x01, $\x03, $\x02"; 9641 break; 9642 } 9643 return NULL; 9644 case ARM_VCGEuv16i8: 9645 if (MCInst_getNumOperands(MI) == 5 && 9646 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9647 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9648 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9649 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9650 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9651 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9652 // (VCGEuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9653 AsmString = "vcle$\xFF\x04\x01.u8 $\x01, $\x03, $\x02"; 9654 break; 9655 } 9656 return NULL; 9657 case ARM_VCGEuv2i32: 9658 if (MCInst_getNumOperands(MI) == 5 && 9659 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9660 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9661 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9662 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9663 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9664 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9665 // (VCGEuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9666 AsmString = "vcle$\xFF\x04\x01.u32 $\x01, $\x03, $\x02"; 9667 break; 9668 } 9669 return NULL; 9670 case ARM_VCGEuv4i16: 9671 if (MCInst_getNumOperands(MI) == 5 && 9672 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9673 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9674 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9675 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9676 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9677 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9678 // (VCGEuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9679 AsmString = "vcle$\xFF\x04\x01.u16 $\x01, $\x03, $\x02"; 9680 break; 9681 } 9682 return NULL; 9683 case ARM_VCGEuv4i32: 9684 if (MCInst_getNumOperands(MI) == 5 && 9685 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9686 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9687 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9688 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9689 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9690 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9691 // (VCGEuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9692 AsmString = "vcle$\xFF\x04\x01.u32 $\x01, $\x03, $\x02"; 9693 break; 9694 } 9695 return NULL; 9696 case ARM_VCGEuv8i16: 9697 if (MCInst_getNumOperands(MI) == 5 && 9698 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9699 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9700 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9701 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9702 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9703 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9704 // (VCGEuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9705 AsmString = "vcle$\xFF\x04\x01.u16 $\x01, $\x03, $\x02"; 9706 break; 9707 } 9708 return NULL; 9709 case ARM_VCGEuv8i8: 9710 if (MCInst_getNumOperands(MI) == 5 && 9711 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9712 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9713 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9714 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9715 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9716 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9717 // (VCGEuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9718 AsmString = "vcle$\xFF\x04\x01.u8 $\x01, $\x03, $\x02"; 9719 break; 9720 } 9721 return NULL; 9722 case ARM_VCGTfd: 9723 if (MCInst_getNumOperands(MI) == 5 && 9724 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9725 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9726 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9727 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9728 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9729 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9730 // (VCGTfd DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9731 AsmString = "vclt$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9732 break; 9733 } 9734 return NULL; 9735 case ARM_VCGTfq: 9736 if (MCInst_getNumOperands(MI) == 5 && 9737 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9738 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9739 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9740 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9741 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9742 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9743 // (VCGTfq QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9744 AsmString = "vclt$\xFF\x04\x01.f32 $\x01, $\x03, $\x02"; 9745 break; 9746 } 9747 return NULL; 9748 case ARM_VCGTsv16i8: 9749 if (MCInst_getNumOperands(MI) == 5 && 9750 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9751 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9752 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9753 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9754 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9755 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9756 // (VCGTsv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9757 AsmString = "vclt$\xFF\x04\x01.s8 $\x01, $\x03, $\x02"; 9758 break; 9759 } 9760 return NULL; 9761 case ARM_VCGTsv2i32: 9762 if (MCInst_getNumOperands(MI) == 5 && 9763 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9764 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9765 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9766 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9767 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9768 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9769 // (VCGTsv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9770 AsmString = "vclt$\xFF\x04\x01.s32 $\x01, $\x03, $\x02"; 9771 break; 9772 } 9773 return NULL; 9774 case ARM_VCGTsv4i16: 9775 if (MCInst_getNumOperands(MI) == 5 && 9776 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9777 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9778 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9779 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9780 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9781 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9782 // (VCGTsv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9783 AsmString = "vclt$\xFF\x04\x01.s16 $\x01, $\x03, $\x02"; 9784 break; 9785 } 9786 return NULL; 9787 case ARM_VCGTsv4i32: 9788 if (MCInst_getNumOperands(MI) == 5 && 9789 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9790 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9791 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9792 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9793 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9794 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9795 // (VCGTsv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9796 AsmString = "vclt$\xFF\x04\x01.s32 $\x01, $\x03, $\x02"; 9797 break; 9798 } 9799 return NULL; 9800 case ARM_VCGTsv8i16: 9801 if (MCInst_getNumOperands(MI) == 5 && 9802 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9803 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9804 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9805 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9806 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9807 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9808 // (VCGTsv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9809 AsmString = "vclt$\xFF\x04\x01.s16 $\x01, $\x03, $\x02"; 9810 break; 9811 } 9812 return NULL; 9813 case ARM_VCGTsv8i8: 9814 if (MCInst_getNumOperands(MI) == 5 && 9815 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9816 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9817 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9818 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9819 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9820 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9821 // (VCGTsv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9822 AsmString = "vclt$\xFF\x04\x01.s8 $\x01, $\x03, $\x02"; 9823 break; 9824 } 9825 return NULL; 9826 case ARM_VCGTuv16i8: 9827 if (MCInst_getNumOperands(MI) == 5 && 9828 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9829 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9830 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9831 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9832 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9833 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9834 // (VCGTuv16i8 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9835 AsmString = "vclt$\xFF\x04\x01.u8 $\x01, $\x03, $\x02"; 9836 break; 9837 } 9838 return NULL; 9839 case ARM_VCGTuv2i32: 9840 if (MCInst_getNumOperands(MI) == 5 && 9841 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9842 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9843 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9844 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9845 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9846 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9847 // (VCGTuv2i32 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9848 AsmString = "vclt$\xFF\x04\x01.u32 $\x01, $\x03, $\x02"; 9849 break; 9850 } 9851 return NULL; 9852 case ARM_VCGTuv4i16: 9853 if (MCInst_getNumOperands(MI) == 5 && 9854 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9855 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9856 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9857 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9858 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9859 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9860 // (VCGTuv4i16 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9861 AsmString = "vclt$\xFF\x04\x01.u16 $\x01, $\x03, $\x02"; 9862 break; 9863 } 9864 return NULL; 9865 case ARM_VCGTuv4i32: 9866 if (MCInst_getNumOperands(MI) == 5 && 9867 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9868 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9869 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9870 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9871 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9872 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9873 // (VCGTuv4i32 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9874 AsmString = "vclt$\xFF\x04\x01.u32 $\x01, $\x03, $\x02"; 9875 break; 9876 } 9877 return NULL; 9878 case ARM_VCGTuv8i16: 9879 if (MCInst_getNumOperands(MI) == 5 && 9880 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9881 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 9882 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9883 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1) && 9884 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9885 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 2)) { 9886 // (VCGTuv8i16 QPR:$Qd, QPR:$Qm, QPR:$Qn, pred:$p) 9887 AsmString = "vclt$\xFF\x04\x01.u16 $\x01, $\x03, $\x02"; 9888 break; 9889 } 9890 return NULL; 9891 case ARM_VCGTuv8i8: 9892 if (MCInst_getNumOperands(MI) == 5 && 9893 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9894 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9895 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9896 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 9897 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9898 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9899 // (VCGTuv8i8 DPR:$Dd, DPR:$Dm, DPR:$Dn, pred:$p) 9900 AsmString = "vclt$\xFF\x04\x01.u8 $\x01, $\x03, $\x02"; 9901 break; 9902 } 9903 return NULL; 9904 case ARM_VCMPZD: 9905 if (MCInst_getNumOperands(MI) == 3 && 9906 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9907 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 9908 // (VCMPZD DPR:$val, pred:$p) 9909 AsmString = "fcmpzd$\xFF\x02\x01 $\x01"; 9910 break; 9911 } 9912 return NULL; 9913 case ARM_VCMPZS: 9914 if (MCInst_getNumOperands(MI) == 3 && 9915 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9916 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0)) { 9917 // (VCMPZS SPR:$val, pred:$p) 9918 AsmString = "fcmpzs$\xFF\x02\x01 $\x01"; 9919 break; 9920 } 9921 return NULL; 9922 case ARM_VLDRD: 9923 if (MCInst_getNumOperands(MI) == 5 && 9924 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9925 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 9926 // (VLDRD DPR:$Dd, addrmode5:$addr, pred:$p) 9927 AsmString = "vldr$\xFF\x04\x01.64 $\x01, $\xFF\x02\x08"; 9928 break; 9929 } 9930 return NULL; 9931 case ARM_VLDRS: 9932 if (MCInst_getNumOperands(MI) == 5 && 9933 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9934 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0)) { 9935 // (VLDRS SPR:$Sd, addrmode5:$addr, pred:$p) 9936 AsmString = "vldr$\xFF\x04\x01.32 $\x01, $\xFF\x02\x08"; 9937 break; 9938 } 9939 return NULL; 9940 case ARM_VMOVDRR: 9941 if (MCInst_getNumOperands(MI) == 5 && 9942 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9943 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9944 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9945 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9946 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9947 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2)) { 9948 // (VMOVDRR DPR:$Dn, GPR:$Rt, GPR:$Rt2, pred:$p) 9949 AsmString = "vmov$\xFF\x04\x01.f64 $\x01, $\x02, $\x03"; 9950 break; 9951 } 9952 return NULL; 9953 case ARM_VMOVRRD: 9954 if (MCInst_getNumOperands(MI) == 5 && 9955 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9956 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0) && 9957 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9958 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 9959 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 9960 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 9961 // (VMOVRRD GPR:$Rt, GPR:$Rt2, DPR:$Dn, pred:$p) 9962 AsmString = "vmov$\xFF\x04\x01.f64 $\x01, $\x02, $\x03"; 9963 break; 9964 } 9965 return NULL; 9966 case ARM_VMOVS: 9967 if (MCInst_getNumOperands(MI) == 4 && 9968 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9969 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 9970 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 9971 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 9972 // (VMOVS SPR:$Sd, SPR:$Sm, pred:$p) 9973 AsmString = "vmov$\xFF\x03\x01 $\x01, $\x02"; 9974 break; 9975 } 9976 return NULL; 9977 case ARM_VMVNv2i32: 9978 if (MCInst_getNumOperands(MI) == 4 && 9979 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9980 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 9981 // (VMVNv2i32 DPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p) 9982 AsmString = "vmov$\xFF\x03\x01.i32 $\x01, $\xFF\x02\x09"; 9983 break; 9984 } 9985 return NULL; 9986 case ARM_VMVNv4i32: 9987 if (MCInst_getNumOperands(MI) == 4 && 9988 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9989 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0)) { 9990 // (VMVNv4i32 QPR:$Vd, nImmVMOVI32Neg:$imm, pred:$p) 9991 AsmString = "vmov$\xFF\x03\x01.i32 $\x01, $\xFF\x02\x09"; 9992 break; 9993 } 9994 return NULL; 9995 case ARM_VRINTAD: 9996 if (MCInst_getNumOperands(MI) == 2 && 9997 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 9998 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 9999 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10000 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10001 // (VRINTAD DPR:$Dd, DPR:$Dm) 10002 AsmString = "vrinta.f64.f64 $\x01, $\x02"; 10003 break; 10004 } 10005 return NULL; 10006 case ARM_VRINTAND: 10007 if (MCInst_getNumOperands(MI) == 2 && 10008 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10009 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10010 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10011 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10012 // (VRINTAND DPR:$Dd, DPR:$Dm) 10013 AsmString = "vrinta.f32.f32 $\x01, $\x02"; 10014 break; 10015 } 10016 return NULL; 10017 case ARM_VRINTANQ: 10018 if (MCInst_getNumOperands(MI) == 2 && 10019 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10020 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10021 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10022 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10023 // (VRINTANQ QPR:$Qd, QPR:$Qm) 10024 AsmString = "vrinta.f32.f32 $\x01, $\x02"; 10025 break; 10026 } 10027 return NULL; 10028 case ARM_VRINTAS: 10029 if (MCInst_getNumOperands(MI) == 2 && 10030 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10031 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10032 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10033 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10034 // (VRINTAS SPR:$Sd, SPR:$Sm) 10035 AsmString = "vrinta.f32.f32 $\x01, $\x02"; 10036 break; 10037 } 10038 return NULL; 10039 case ARM_VRINTMD: 10040 if (MCInst_getNumOperands(MI) == 2 && 10041 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10042 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10043 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10044 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10045 // (VRINTMD DPR:$Dd, DPR:$Dm) 10046 AsmString = "vrintm.f64.f64 $\x01, $\x02"; 10047 break; 10048 } 10049 return NULL; 10050 case ARM_VRINTMND: 10051 if (MCInst_getNumOperands(MI) == 2 && 10052 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10053 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10054 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10055 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10056 // (VRINTMND DPR:$Dd, DPR:$Dm) 10057 AsmString = "vrintm.f32.f32 $\x01, $\x02"; 10058 break; 10059 } 10060 return NULL; 10061 case ARM_VRINTMNQ: 10062 if (MCInst_getNumOperands(MI) == 2 && 10063 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10064 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10065 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10066 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10067 // (VRINTMNQ QPR:$Qd, QPR:$Qm) 10068 AsmString = "vrintm.f32.f32 $\x01, $\x02"; 10069 break; 10070 } 10071 return NULL; 10072 case ARM_VRINTMS: 10073 if (MCInst_getNumOperands(MI) == 2 && 10074 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10075 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10076 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10077 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10078 // (VRINTMS SPR:$Sd, SPR:$Sm) 10079 AsmString = "vrintm.f32.f32 $\x01, $\x02"; 10080 break; 10081 } 10082 return NULL; 10083 case ARM_VRINTND: 10084 if (MCInst_getNumOperands(MI) == 2 && 10085 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10086 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10087 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10088 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10089 // (VRINTND DPR:$Dd, DPR:$Dm) 10090 AsmString = "vrintn.f64.f64 $\x01, $\x02"; 10091 break; 10092 } 10093 return NULL; 10094 case ARM_VRINTNND: 10095 if (MCInst_getNumOperands(MI) == 2 && 10096 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10097 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10098 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10099 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10100 // (VRINTNND DPR:$Dd, DPR:$Dm) 10101 AsmString = "vrintn.f32.f32 $\x01, $\x02"; 10102 break; 10103 } 10104 return NULL; 10105 case ARM_VRINTNNQ: 10106 if (MCInst_getNumOperands(MI) == 2 && 10107 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10108 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10109 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10110 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10111 // (VRINTNNQ QPR:$Qd, QPR:$Qm) 10112 AsmString = "vrintn.f32.f32 $\x01, $\x02"; 10113 break; 10114 } 10115 return NULL; 10116 case ARM_VRINTNS: 10117 if (MCInst_getNumOperands(MI) == 2 && 10118 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10119 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10120 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10121 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10122 // (VRINTNS SPR:$Sd, SPR:$Sm) 10123 AsmString = "vrintn.f32.f32 $\x01, $\x02"; 10124 break; 10125 } 10126 return NULL; 10127 case ARM_VRINTPD: 10128 if (MCInst_getNumOperands(MI) == 2 && 10129 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10130 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10131 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10132 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10133 // (VRINTPD DPR:$Dd, DPR:$Dm) 10134 AsmString = "vrintp.f64.f64 $\x01, $\x02"; 10135 break; 10136 } 10137 return NULL; 10138 case ARM_VRINTPND: 10139 if (MCInst_getNumOperands(MI) == 2 && 10140 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10141 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10142 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10143 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10144 // (VRINTPND DPR:$Dd, DPR:$Dm) 10145 AsmString = "vrintp.f32.f32 $\x01, $\x02"; 10146 break; 10147 } 10148 return NULL; 10149 case ARM_VRINTPNQ: 10150 if (MCInst_getNumOperands(MI) == 2 && 10151 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10152 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10153 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10154 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10155 // (VRINTPNQ QPR:$Qd, QPR:$Qm) 10156 AsmString = "vrintp.f32.f32 $\x01, $\x02"; 10157 break; 10158 } 10159 return NULL; 10160 case ARM_VRINTPS: 10161 if (MCInst_getNumOperands(MI) == 2 && 10162 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10163 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10164 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10165 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10166 // (VRINTPS SPR:$Sd, SPR:$Sm) 10167 AsmString = "vrintp.f32.f32 $\x01, $\x02"; 10168 break; 10169 } 10170 return NULL; 10171 case ARM_VRINTRD: 10172 if (MCInst_getNumOperands(MI) == 4 && 10173 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10174 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10175 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10176 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10177 // (VRINTRD DPR:$Dd, DPR:$Dm, pred:$p) 10178 AsmString = "vrintr$\xFF\x03\x01.f64.f64 $\x01, $\x02"; 10179 break; 10180 } 10181 return NULL; 10182 case ARM_VRINTRS: 10183 if (MCInst_getNumOperands(MI) == 4 && 10184 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10185 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10186 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10187 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10188 // (VRINTRS SPR:$Sd, SPR:$Sm, pred:$p) 10189 AsmString = "vrintr$\xFF\x03\x01.f32.f32 $\x01, $\x02"; 10190 break; 10191 } 10192 return NULL; 10193 case ARM_VRINTXD: 10194 if (MCInst_getNumOperands(MI) == 4 && 10195 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10196 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10197 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10198 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10199 // (VRINTXD DPR:$Dd, DPR:$Dm, pred:$p) 10200 AsmString = "vrintx$\xFF\x03\x01.f64.f64 $\x01, $\x02"; 10201 break; 10202 } 10203 return NULL; 10204 case ARM_VRINTXND: 10205 if (MCInst_getNumOperands(MI) == 2 && 10206 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10207 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10208 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10209 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10210 // (VRINTXND DPR:$Dd, DPR:$Dm) 10211 AsmString = "vrintx.f32.f32 $\x01, $\x02"; 10212 break; 10213 } 10214 return NULL; 10215 case ARM_VRINTXNQ: 10216 if (MCInst_getNumOperands(MI) == 2 && 10217 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10218 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10219 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10220 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10221 // (VRINTXNQ QPR:$Qd, QPR:$Qm) 10222 AsmString = "vrintx.f32.f32 $\x01, $\x02"; 10223 break; 10224 } 10225 return NULL; 10226 case ARM_VRINTXS: 10227 if (MCInst_getNumOperands(MI) == 4 && 10228 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10229 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10230 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10231 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10232 // (VRINTXS SPR:$Sd, SPR:$Sm, pred:$p) 10233 AsmString = "vrintx$\xFF\x03\x01.f32.f32 $\x01, $\x02"; 10234 break; 10235 } 10236 return NULL; 10237 case ARM_VRINTZD: 10238 if (MCInst_getNumOperands(MI) == 4 && 10239 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10240 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10241 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10242 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10243 // (VRINTZD DPR:$Dd, DPR:$Dm, pred:$p) 10244 AsmString = "vrintz$\xFF\x03\x01.f64.f64 $\x01, $\x02"; 10245 break; 10246 } 10247 return NULL; 10248 case ARM_VRINTZND: 10249 if (MCInst_getNumOperands(MI) == 2 && 10250 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10251 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10252 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10253 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10254 // (VRINTZND DPR:$Dd, DPR:$Dm) 10255 AsmString = "vrintz.f32.f32 $\x01, $\x02"; 10256 break; 10257 } 10258 return NULL; 10259 case ARM_VRINTZNQ: 10260 if (MCInst_getNumOperands(MI) == 2 && 10261 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10262 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 0) && 10263 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10264 GETREGCLASS_CONTAIN(ARM_QPRRegClassID, 1)) { 10265 // (VRINTZNQ QPR:$Qd, QPR:$Qm) 10266 AsmString = "vrintz.f32.f32 $\x01, $\x02"; 10267 break; 10268 } 10269 return NULL; 10270 case ARM_VRINTZS: 10271 if (MCInst_getNumOperands(MI) == 4 && 10272 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10273 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10274 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10275 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10276 // (VRINTZS SPR:$Sd, SPR:$Sm, pred:$p) 10277 AsmString = "vrintz$\xFF\x03\x01.f32.f32 $\x01, $\x02"; 10278 break; 10279 } 10280 return NULL; 10281 case ARM_VSETLNi32: 10282 if (MCInst_getNumOperands(MI) == 5 && 10283 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10284 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10285 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10286 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 10287 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 10288 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 1) { 10289 // (VSETLNi32 DPR:$Dd, GPR:$Rn, 1, pred:$p) 10290 AsmString = "fmdhr$\xFF\x04\x01 $\x01, $\x02"; 10291 break; 10292 } 10293 if (MCInst_getNumOperands(MI) == 5 && 10294 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10295 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10296 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10297 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1) && 10298 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 10299 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 10300 // (VSETLNi32 DPR:$Dd, GPR:$Rn, 0, pred:$p) 10301 AsmString = "fmdlr$\xFF\x04\x01 $\x01, $\x02"; 10302 break; 10303 } 10304 return NULL; 10305 case ARM_VSQRTD: 10306 if (MCInst_getNumOperands(MI) == 4 && 10307 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10308 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10309 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10310 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1)) { 10311 // (VSQRTD DPR:$Dd, DPR:$Dm, pred:$p) 10312 AsmString = "vsqrt$\xFF\x03\x01 $\x01, $\x02"; 10313 break; 10314 } 10315 return NULL; 10316 case ARM_VSQRTS: 10317 if (MCInst_getNumOperands(MI) == 4 && 10318 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10319 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10320 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10321 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1)) { 10322 // (VSQRTS SPR:$Sd, SPR:$Sm, pred:$p) 10323 AsmString = "vsqrt$\xFF\x03\x01 $\x01, $\x02"; 10324 break; 10325 } 10326 return NULL; 10327 case ARM_VSTRD: 10328 if (MCInst_getNumOperands(MI) == 5 && 10329 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10330 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0)) { 10331 // (VSTRD DPR:$Dd, addrmode5:$addr, pred:$p) 10332 AsmString = "vstr$\xFF\x04\x01.64 $\x01, $\xFF\x02\x08"; 10333 break; 10334 } 10335 return NULL; 10336 case ARM_VSTRS: 10337 if (MCInst_getNumOperands(MI) == 5 && 10338 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10339 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0)) { 10340 // (VSTRS SPR:$Sd, addrmode5:$addr, pred:$p) 10341 AsmString = "vstr$\xFF\x04\x01.32 $\x01, $\xFF\x02\x08"; 10342 break; 10343 } 10344 return NULL; 10345 case ARM_VSUBD: 10346 if (MCInst_getNumOperands(MI) == 5 && 10347 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10348 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 0) && 10349 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10350 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 1) && 10351 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10352 GETREGCLASS_CONTAIN(ARM_DPRRegClassID, 2)) { 10353 // (VSUBD DPR:$Dd, DPR:$Dn, DPR:$Dm, pred:$p) 10354 AsmString = "fsubd$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10355 break; 10356 } 10357 return NULL; 10358 case ARM_VSUBS: 10359 if (MCInst_getNumOperands(MI) == 5 && 10360 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10361 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 0) && 10362 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10363 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 1) && 10364 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10365 GETREGCLASS_CONTAIN(ARM_SPRRegClassID, 2)) { 10366 // (VSUBS SPR:$Sd, SPR:$Sn, SPR:$Sm, pred:$p) 10367 AsmString = "fsubs$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10368 break; 10369 } 10370 return NULL; 10371 case ARM_t2ADCrr: 10372 if (MCInst_getNumOperands(MI) == 6 && 10373 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10374 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10375 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10376 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10377 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10378 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10379 // (t2ADCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10380 AsmString = "adc$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10381 break; 10382 } 10383 return NULL; 10384 case ARM_t2ADCrs: 10385 if (MCInst_getNumOperands(MI) == 7 && 10386 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10387 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10388 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10389 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10390 // (t2ADCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 10391 AsmString = "adc$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 10392 break; 10393 } 10394 return NULL; 10395 case ARM_t2ADDri: 10396 if (MCInst_getNumOperands(MI) == 6 && 10397 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10398 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10399 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10400 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1)) { 10401 // (t2ADDri GPRnopc:$Rd, GPRnopc:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s) 10402 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10403 break; 10404 } 10405 if (MCInst_getNumOperands(MI) == 6 && 10406 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10407 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10408 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10409 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 10410 // (t2ADDri GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s) 10411 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 10412 break; 10413 } 10414 return NULL; 10415 case ARM_t2ADDri12: 10416 if (MCInst_getNumOperands(MI) == 5 && 10417 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10418 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10419 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10420 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 1)) { 10421 // (t2ADDri12 GPRnopc:$Rd, GPR:$Rn, imm0_4095:$imm, pred:$p) 10422 AsmString = "add$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10423 break; 10424 } 10425 if (MCInst_getNumOperands(MI) == 5 && 10426 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10427 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10428 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10429 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 10430 // (t2ADDri12 GPRnopc:$Rdn, GPRnopc:$Rdn, imm0_4095:$imm, pred:$p) 10431 AsmString = "add$\xFF\x04\x01 $\x01, $\x03"; 10432 break; 10433 } 10434 return NULL; 10435 case ARM_t2ADDrr: 10436 if (MCInst_getNumOperands(MI) == 6 && 10437 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10438 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10439 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10440 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 10441 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10442 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10443 // (t2ADDrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10444 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10445 break; 10446 } 10447 if (MCInst_getNumOperands(MI) == 6 && 10448 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10449 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10450 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10451 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0)) && 10452 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10453 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10454 // (t2ADDrr GPRnopc:$Rdn, GPRnopc:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s) 10455 AsmString = "add$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 10456 break; 10457 } 10458 return NULL; 10459 case ARM_t2ADDrs: 10460 if (MCInst_getNumOperands(MI) == 7 && 10461 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10462 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10463 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10464 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1)) { 10465 // (t2ADDrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 10466 AsmString = "add$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 10467 break; 10468 } 10469 if (MCInst_getNumOperands(MI) == 7 && 10470 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10471 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10472 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10473 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 10474 // (t2ADDrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 10475 AsmString = "add$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\xFF\x03\x0A"; 10476 break; 10477 } 10478 return NULL; 10479 case ARM_t2ADR: 10480 if (MCInst_getNumOperands(MI) == 4 && 10481 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10482 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10483 // (t2ADR rGPR:$Rd, t2adrlabel:$addr, pred:$p) 10484 AsmString = "adr$\xFF\x03\x01 $\x01, $\xFF\x02\x0B"; 10485 break; 10486 } 10487 return NULL; 10488 case ARM_t2ANDrr: 10489 if (MCInst_getNumOperands(MI) == 6 && 10490 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10491 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10492 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10493 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10494 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10495 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10496 // (t2ANDrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10497 AsmString = "and$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10498 break; 10499 } 10500 return NULL; 10501 case ARM_t2ANDrs: 10502 if (MCInst_getNumOperands(MI) == 7 && 10503 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10504 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10505 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10506 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10507 // (t2ANDrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift, pred:$p, cc_out:$s) 10508 AsmString = "and$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 10509 break; 10510 } 10511 return NULL; 10512 case ARM_t2ASRri: 10513 if (MCInst_getNumOperands(MI) == 6 && 10514 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10515 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10516 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10517 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10518 // (t2ASRri rGPR:$Rd, rGPR:$Rn, imm_sr:$imm, pred:$p, cc_out:$s) 10519 AsmString = "asr$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\xFF\x03\x0C"; 10520 break; 10521 } 10522 return NULL; 10523 case ARM_t2ASRrr: 10524 if (MCInst_getNumOperands(MI) == 6 && 10525 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10526 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10527 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10528 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10529 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10530 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10531 // (t2ASRrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10532 AsmString = "asr$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10533 break; 10534 } 10535 return NULL; 10536 case ARM_t2BICrr: 10537 if (MCInst_getNumOperands(MI) == 6 && 10538 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10539 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10540 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10541 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10542 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10543 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10544 // (t2BICrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10545 AsmString = "bic$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10546 break; 10547 } 10548 return NULL; 10549 case ARM_t2BICrs: 10550 if (MCInst_getNumOperands(MI) == 7 && 10551 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10552 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10553 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10554 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10555 // (t2BICrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift, pred:$p, cc_out:$s) 10556 AsmString = "bic$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 10557 break; 10558 } 10559 return NULL; 10560 case ARM_t2CMNri: 10561 if (MCInst_getNumOperands(MI) == 4 && 10562 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10563 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10564 // (t2CMNri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p) 10565 AsmString = "cmn$\xFF\x03\x01 $\x01, $\x02"; 10566 break; 10567 } 10568 if (MCInst_getNumOperands(MI) == 4 && 10569 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10570 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10571 // (t2CMNri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p) 10572 AsmString = "cmp$\xFF\x03\x01 $\x01, $\x02"; 10573 break; 10574 } 10575 return NULL; 10576 case ARM_t2CMNzrr: 10577 if (MCInst_getNumOperands(MI) == 4 && 10578 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10579 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 10580 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10581 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10582 // (t2CMNzrr GPRnopc:$Rn, rGPR:$Rm, pred:$p) 10583 AsmString = "cmn$\xFF\x03\x01 $\x01, $\x02"; 10584 break; 10585 } 10586 return NULL; 10587 case ARM_t2CMNzrs: 10588 if (MCInst_getNumOperands(MI) == 5 && 10589 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10590 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10591 // (t2CMNzrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p) 10592 AsmString = "cmn$\xFF\x04\x01 $\x01, $\xFF\x02\x0A"; 10593 break; 10594 } 10595 return NULL; 10596 case ARM_t2CMPri: 10597 if (MCInst_getNumOperands(MI) == 4 && 10598 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10599 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10600 // (t2CMPri rGPR:$Rd, t2_so_imm_neg:$imm, pred:$p) 10601 AsmString = "cmn$\xFF\x03\x01 $\x01, $\x02"; 10602 break; 10603 } 10604 if (MCInst_getNumOperands(MI) == 4 && 10605 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10606 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10607 // (t2CMPri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p) 10608 AsmString = "cmp$\xFF\x03\x01 $\x01, $\x02"; 10609 break; 10610 } 10611 return NULL; 10612 case ARM_t2CMPrs: 10613 if (MCInst_getNumOperands(MI) == 5 && 10614 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10615 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10616 // (t2CMPrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p) 10617 AsmString = "cmp$\xFF\x04\x01 $\x01, $\xFF\x02\x0A"; 10618 break; 10619 } 10620 return NULL; 10621 case ARM_t2DMB: 10622 if (MCInst_getNumOperands(MI) == 3 && 10623 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10624 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 10625 // (t2DMB 15, pred:$p) 10626 AsmString = "dmb$\xFF\x02\x01"; 10627 break; 10628 } 10629 return NULL; 10630 case ARM_t2DSB: 10631 if (MCInst_getNumOperands(MI) == 3 && 10632 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10633 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 10634 // (t2DSB 15, pred:$p) 10635 AsmString = "dsb$\xFF\x02\x01"; 10636 break; 10637 } 10638 return NULL; 10639 case ARM_t2EORri: 10640 if (MCInst_getNumOperands(MI) == 6 && 10641 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10642 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10643 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10644 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10645 // (t2EORri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s) 10646 AsmString = "eor$\xFF\x06\x02$\xFF\x04\x01.w $\x01, $\x02, $\x03"; 10647 break; 10648 } 10649 return NULL; 10650 case ARM_t2EORrr: 10651 if (MCInst_getNumOperands(MI) == 6 && 10652 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10653 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10654 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10655 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10656 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10657 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10658 // (t2EORrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10659 AsmString = "eor$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10660 break; 10661 } 10662 return NULL; 10663 case ARM_t2EORrs: 10664 if (MCInst_getNumOperands(MI) == 7 && 10665 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10666 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10667 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10668 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10669 // (t2EORrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift, pred:$p, cc_out:$s) 10670 AsmString = "eor$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 10671 break; 10672 } 10673 return NULL; 10674 case ARM_t2HINT: 10675 if (MCInst_getNumOperands(MI) == 3) { 10676 // (t2HINT imm0_239:$imm, pred:$p) 10677 AsmString = "hint$\xFF\x02\x01 $\x01"; 10678 break; 10679 } 10680 if (MCInst_getNumOperands(MI) == 3 && 10681 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10682 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 10683 // (t2HINT 0, pred:$p) 10684 AsmString = "nop$\xFF\x02\x01.w"; 10685 break; 10686 } 10687 if (MCInst_getNumOperands(MI) == 3 && 10688 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10689 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 1) { 10690 // (t2HINT 1, pred:$p) 10691 AsmString = "yield$\xFF\x02\x01.w"; 10692 break; 10693 } 10694 if (MCInst_getNumOperands(MI) == 3 && 10695 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10696 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 2) { 10697 // (t2HINT 2, pred:$p) 10698 AsmString = "wfe$\xFF\x02\x01.w"; 10699 break; 10700 } 10701 if (MCInst_getNumOperands(MI) == 3 && 10702 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10703 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 3) { 10704 // (t2HINT 3, pred:$p) 10705 AsmString = "wfi$\xFF\x02\x01.w"; 10706 break; 10707 } 10708 if (MCInst_getNumOperands(MI) == 3 && 10709 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10710 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 4) { 10711 // (t2HINT 4, pred:$p) 10712 AsmString = "sev$\xFF\x02\x01.w"; 10713 break; 10714 } 10715 if (MCInst_getNumOperands(MI) == 3 && 10716 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10717 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 5) { 10718 // (t2HINT 5, pred:$p) 10719 AsmString = "sevl$\xFF\x02\x01.w"; 10720 break; 10721 } 10722 return NULL; 10723 case ARM_t2HVC: 10724 if (MCInst_getNumOperands(MI) == 1) { 10725 // (t2HVC imm0_65535:$imm16) 10726 AsmString = "hvc $\x01"; 10727 break; 10728 } 10729 return NULL; 10730 case ARM_t2ISB: 10731 if (MCInst_getNumOperands(MI) == 3 && 10732 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 10733 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 15) { 10734 // (t2ISB 15, pred:$p) 10735 AsmString = "isb$\xFF\x02\x01"; 10736 break; 10737 } 10738 return NULL; 10739 case ARM_t2LDMDB: 10740 if (MCInst_getNumOperands(MI) == 4 && 10741 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10742 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10743 // (t2LDMDB GPR:$Rn, pred:$p, reglist:$regs) 10744 AsmString = "ldmdb$\xFF\x02\x01.w $\x01, $\xFF\x04\x04"; 10745 break; 10746 } 10747 return NULL; 10748 case ARM_t2LDMDB_UPD: 10749 if (MCInst_getNumOperands(MI) == 4 && 10750 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10751 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10752 // (t2LDMDB_UPD GPR:$Rn, pred:$p, reglist:$regs) 10753 AsmString = "ldmdb$\xFF\x02\x01.w $\x01!, $\xFF\x04\x04"; 10754 break; 10755 } 10756 return NULL; 10757 case ARM_t2LDMIA: 10758 if (MCInst_getNumOperands(MI) == 4 && 10759 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10760 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10761 // (t2LDMIA GPR:$Rn, pred:$p, reglist:$regs) 10762 AsmString = "ldm$\xFF\x02\x01 $\x01, $\xFF\x04\x04"; 10763 break; 10764 } 10765 return NULL; 10766 case ARM_t2LDMIA_UPD: 10767 if (MCInst_getNumOperands(MI) == 4 && 10768 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10769 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10770 // (t2LDMIA_UPD GPR:$Rn, pred:$p, reglist:$regs) 10771 AsmString = "ldm$\xFF\x02\x01 $\x01!, $\xFF\x04\x04"; 10772 break; 10773 } 10774 return NULL; 10775 case ARM_t2LDRBi12: 10776 if (MCInst_getNumOperands(MI) == 5 && 10777 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10778 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10779 // (t2LDRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 10780 AsmString = "ldrb$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 10781 break; 10782 } 10783 return NULL; 10784 case ARM_t2LDRBpci: 10785 if (MCInst_getNumOperands(MI) == 4 && 10786 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10787 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10788 // (t2LDRBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p) 10789 AsmString = "ldrb$\xFF\x03\x01 $\x01, $\xFF\x02\x0E"; 10790 break; 10791 } 10792 return NULL; 10793 case ARM_t2LDRBpcrel: 10794 if (MCInst_getNumOperands(MI) == 4 && 10795 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10796 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10797 // (t2LDRBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p) 10798 AsmString = "ldrb$\xFF\x03\x01.w $\x01, $\x02"; 10799 break; 10800 } 10801 return NULL; 10802 case ARM_t2LDRBs: 10803 if (MCInst_getNumOperands(MI) == 6 && 10804 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10805 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10806 // (t2LDRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 10807 AsmString = "ldrb$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 10808 break; 10809 } 10810 return NULL; 10811 case ARM_t2LDRHi12: 10812 if (MCInst_getNumOperands(MI) == 5 && 10813 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10814 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10815 // (t2LDRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 10816 AsmString = "ldrh$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 10817 break; 10818 } 10819 return NULL; 10820 case ARM_t2LDRHpci: 10821 if (MCInst_getNumOperands(MI) == 4 && 10822 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10823 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10824 // (t2LDRHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p) 10825 AsmString = "ldrh$\xFF\x03\x01 $\x01, $\xFF\x02\x0E"; 10826 break; 10827 } 10828 return NULL; 10829 case ARM_t2LDRHpcrel: 10830 if (MCInst_getNumOperands(MI) == 4 && 10831 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10832 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10833 // (t2LDRHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p) 10834 AsmString = "ldrh$\xFF\x03\x01.w $\x01, $\x02"; 10835 break; 10836 } 10837 return NULL; 10838 case ARM_t2LDRHs: 10839 if (MCInst_getNumOperands(MI) == 6 && 10840 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10841 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10842 // (t2LDRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 10843 AsmString = "ldrh$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 10844 break; 10845 } 10846 return NULL; 10847 case ARM_t2LDRSBi12: 10848 if (MCInst_getNumOperands(MI) == 5 && 10849 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10850 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10851 // (t2LDRSBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 10852 AsmString = "ldrsb$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 10853 break; 10854 } 10855 return NULL; 10856 case ARM_t2LDRSBpci: 10857 if (MCInst_getNumOperands(MI) == 4 && 10858 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10859 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10860 // (t2LDRSBpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p) 10861 AsmString = "ldrsb$\xFF\x03\x01 $\x01, $\xFF\x02\x0E"; 10862 break; 10863 } 10864 return NULL; 10865 case ARM_t2LDRSBpcrel: 10866 if (MCInst_getNumOperands(MI) == 4 && 10867 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10868 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10869 // (t2LDRSBpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p) 10870 AsmString = "ldrsb$\xFF\x03\x01.w $\x01, $\x02"; 10871 break; 10872 } 10873 return NULL; 10874 case ARM_t2LDRSBs: 10875 if (MCInst_getNumOperands(MI) == 6 && 10876 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10877 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10878 // (t2LDRSBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 10879 AsmString = "ldrsb$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 10880 break; 10881 } 10882 return NULL; 10883 case ARM_t2LDRSHi12: 10884 if (MCInst_getNumOperands(MI) == 5 && 10885 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10886 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10887 // (t2LDRSHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 10888 AsmString = "ldrsh$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 10889 break; 10890 } 10891 return NULL; 10892 case ARM_t2LDRSHpci: 10893 if (MCInst_getNumOperands(MI) == 4 && 10894 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10895 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10896 // (t2LDRSHpci rGPR:$Rt, t2ldrlabel:$addr, pred:$p) 10897 AsmString = "ldrsh$\xFF\x03\x01 $\x01, $\xFF\x02\x0E"; 10898 break; 10899 } 10900 return NULL; 10901 case ARM_t2LDRSHpcrel: 10902 if (MCInst_getNumOperands(MI) == 4 && 10903 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10904 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10905 // (t2LDRSHpcrel GPRnopc:$Rt, t2ldr_pcrel_imm12:$addr, pred:$p) 10906 AsmString = "ldrsh$\xFF\x03\x01.w $\x01, $\x02"; 10907 break; 10908 } 10909 return NULL; 10910 case ARM_t2LDRSHs: 10911 if (MCInst_getNumOperands(MI) == 6 && 10912 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10913 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 10914 // (t2LDRSHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 10915 AsmString = "ldrsh$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 10916 break; 10917 } 10918 return NULL; 10919 case ARM_t2LDRi12: 10920 if (MCInst_getNumOperands(MI) == 5 && 10921 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10922 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10923 // (t2LDRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 10924 AsmString = "ldr$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 10925 break; 10926 } 10927 return NULL; 10928 case ARM_t2LDRpci: 10929 if (MCInst_getNumOperands(MI) == 4 && 10930 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10931 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 10932 // (t2LDRpci GPRnopc:$Rt, t2ldrlabel:$addr, pred:$p) 10933 AsmString = "ldr$\xFF\x03\x01 $\x01, $\xFF\x02\x0E"; 10934 break; 10935 } 10936 return NULL; 10937 case ARM_t2LDRs: 10938 if (MCInst_getNumOperands(MI) == 6 && 10939 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10940 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 10941 // (t2LDRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 10942 AsmString = "ldr$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 10943 break; 10944 } 10945 return NULL; 10946 case ARM_t2LSLri: 10947 if (MCInst_getNumOperands(MI) == 6 && 10948 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10949 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10950 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10951 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10952 // (t2LSLri rGPR:$Rd, rGPR:$Rn, imm0_31:$imm, pred:$p, cc_out:$s) 10953 AsmString = "lsl$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10954 break; 10955 } 10956 return NULL; 10957 case ARM_t2LSLrr: 10958 if (MCInst_getNumOperands(MI) == 6 && 10959 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10960 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10961 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10962 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10963 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10964 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10965 // (t2LSLrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10966 AsmString = "lsl$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10967 break; 10968 } 10969 return NULL; 10970 case ARM_t2LSRri: 10971 if (MCInst_getNumOperands(MI) == 6 && 10972 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10973 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10974 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10975 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 10976 // (t2LSRri rGPR:$Rd, rGPR:$Rn, imm_sr:$imm, pred:$p, cc_out:$s) 10977 AsmString = "lsr$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\xFF\x03\x0C"; 10978 break; 10979 } 10980 return NULL; 10981 case ARM_t2LSRrr: 10982 if (MCInst_getNumOperands(MI) == 6 && 10983 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 10984 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 10985 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 10986 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 10987 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10988 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 10989 // (t2LSRrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 10990 AsmString = "lsr$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 10991 break; 10992 } 10993 return NULL; 10994 case ARM_t2MCR: 10995 if (MCInst_getNumOperands(MI) == 8 && 10996 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 10997 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 10998 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 10999 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 11000 // (t2MCR p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 11001 AsmString = "mcr$\xFF\x07\x01 $\xFF\x01\x05, $\x02, $\x03, $\xFF\x04\x06, $\xFF\x05\x06"; 11002 break; 11003 } 11004 return NULL; 11005 case ARM_t2MCR2: 11006 if (MCInst_getNumOperands(MI) == 8 && 11007 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11008 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 2) && 11009 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 11010 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 11011 // (t2MCR2 p_imm:$cop, imm0_7:$opc1, GPR:$Rt, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 11012 AsmString = "mcr2$\xFF\x07\x01 $\xFF\x01\x05, $\x02, $\x03, $\xFF\x04\x06, $\xFF\x05\x06"; 11013 break; 11014 } 11015 return NULL; 11016 case ARM_t2MOVi16: 11017 if (MCInst_getNumOperands(MI) == 4 && 11018 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11019 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11020 // (t2MOVi16 rGPR:$Rd, imm256_65535_expr:$imm, pred:$p) 11021 AsmString = "mov$\xFF\x03\x01 $\x01, $\x02"; 11022 break; 11023 } 11024 return NULL; 11025 case ARM_t2MRC: 11026 if (MCInst_getNumOperands(MI) == 8 && 11027 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11028 GETREGCLASS_CONTAIN(ARM_GPRwithAPSRRegClassID, 0) && 11029 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 11030 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 11031 // (t2MRC GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 11032 AsmString = "mrc$\xFF\x07\x01 $\xFF\x02\x05, $\x03, $\x01, $\xFF\x04\x06, $\xFF\x05\x06"; 11033 break; 11034 } 11035 return NULL; 11036 case ARM_t2MRC2: 11037 if (MCInst_getNumOperands(MI) == 8 && 11038 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11039 GETREGCLASS_CONTAIN(ARM_GPRwithAPSRRegClassID, 0) && 11040 MCOperand_isImm(MCInst_getOperand(MI, 5)) && 11041 MCOperand_getImm(MCInst_getOperand(MI, 5)) == 0) { 11042 // (t2MRC2 GPRwithAPSR:$Rt, p_imm:$cop, imm0_7:$opc1, c_imm:$CRn, c_imm:$CRm, 0, pred:$p) 11043 AsmString = "mrc2$\xFF\x07\x01 $\xFF\x02\x05, $\x03, $\x01, $\xFF\x04\x06, $\xFF\x05\x06"; 11044 break; 11045 } 11046 return NULL; 11047 case ARM_t2MRS_AR: 11048 if (MCInst_getNumOperands(MI) == 3 && 11049 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11050 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11051 // (t2MRS_AR GPR:$Rd, pred:$p) 11052 AsmString = "mrs$\xFF\x02\x01 $\x01, cpsr"; 11053 break; 11054 } 11055 return NULL; 11056 case ARM_t2MUL: 11057 if (MCInst_getNumOperands(MI) == 5 && 11058 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11059 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11060 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11061 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11062 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11063 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11064 // (t2MUL rGPR:$Rn, rGPR:$Rm, rGPR:$Rn, pred:$p) 11065 AsmString = "mul$\xFF\x04\x01 $\x01, $\x02"; 11066 break; 11067 } 11068 return NULL; 11069 case ARM_t2MVNi: 11070 if (MCInst_getNumOperands(MI) == 5 && 11071 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11072 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11073 // (t2MVNi rGPR:$Rd, t2_so_imm:$imm, pred:$p, cc_out:$s) 11074 AsmString = "mvn$\xFF\x05\x02$\xFF\x03\x01.w $\x01, $\x02"; 11075 break; 11076 } 11077 return NULL; 11078 case ARM_t2MVNr: 11079 if (MCInst_getNumOperands(MI) == 5 && 11080 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11081 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11082 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11083 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11084 // (t2MVNr rGPR:$Rd, rGPR:$Rm, pred:$p, cc_out:$s) 11085 AsmString = "mvn$\xFF\x05\x02$\xFF\x03\x01 $\x01, $\x02"; 11086 break; 11087 } 11088 return NULL; 11089 case ARM_t2MVNs: 11090 if (MCInst_getNumOperands(MI) == 6 && 11091 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11092 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11093 // (t2MVNs rGPR:$Rd, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 11094 AsmString = "mvn$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\xFF\x02\x0A"; 11095 break; 11096 } 11097 return NULL; 11098 case ARM_t2ORNri: 11099 if (MCInst_getNumOperands(MI) == 6 && 11100 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11101 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11102 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11103 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11104 // (t2ORNri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s) 11105 AsmString = "orn$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 11106 break; 11107 } 11108 return NULL; 11109 case ARM_t2ORNrr: 11110 if (MCInst_getNumOperands(MI) == 6 && 11111 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11112 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11113 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11114 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0)) && 11115 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11116 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11117 // (t2ORNrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s) 11118 AsmString = "orn$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 11119 break; 11120 } 11121 return NULL; 11122 case ARM_t2ORNrs: 11123 if (MCInst_getNumOperands(MI) == 7 && 11124 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11125 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11126 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11127 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11128 // (t2ORNrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$shift, pred:$p, cc_out:$s) 11129 AsmString = "orn$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\xFF\x03\x0A"; 11130 break; 11131 } 11132 return NULL; 11133 case ARM_t2ORRri: 11134 if (MCInst_getNumOperands(MI) == 6 && 11135 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11136 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11137 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11138 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11139 // (t2ORRri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s) 11140 AsmString = "orr$\xFF\x06\x02$\xFF\x04\x01.w $\x01, $\x02, $\x03"; 11141 break; 11142 } 11143 return NULL; 11144 case ARM_t2ORRrr: 11145 if (MCInst_getNumOperands(MI) == 6 && 11146 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11147 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11148 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11149 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11150 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11151 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11152 // (t2ORRrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 11153 AsmString = "orr$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11154 break; 11155 } 11156 return NULL; 11157 case ARM_t2ORRrs: 11158 if (MCInst_getNumOperands(MI) == 7 && 11159 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11160 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11161 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11162 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11163 // (t2ORRrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$shift, pred:$p, cc_out:$s) 11164 AsmString = "orr$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 11165 break; 11166 } 11167 return NULL; 11168 case ARM_t2PLDpci: 11169 if (MCInst_getNumOperands(MI) == 3) { 11170 // (t2PLDpci t2ldr_pcrel_imm12:$addr, pred:$p) 11171 AsmString = "pld$\xFF\x02\x01 $\x01"; 11172 break; 11173 } 11174 return NULL; 11175 case ARM_t2PLIpci: 11176 if (MCInst_getNumOperands(MI) == 3) { 11177 // (t2PLIpci t2ldr_pcrel_imm12:$addr, pred:$p) 11178 AsmString = "pli$\xFF\x02\x01 $\x01"; 11179 break; 11180 } 11181 return NULL; 11182 case ARM_t2REV: 11183 if (MCInst_getNumOperands(MI) == 4 && 11184 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11185 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11186 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11187 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11188 // (t2REV rGPR:$Rd, rGPR:$Rm, pred:$p) 11189 AsmString = "rev$\xFF\x03\x01 $\x01, $\x02"; 11190 break; 11191 } 11192 return NULL; 11193 case ARM_t2REV16: 11194 if (MCInst_getNumOperands(MI) == 4 && 11195 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11196 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11197 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11198 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11199 // (t2REV16 rGPR:$Rd, rGPR:$Rm, pred:$p) 11200 AsmString = "rev16$\xFF\x03\x01 $\x01, $\x02"; 11201 break; 11202 } 11203 return NULL; 11204 case ARM_t2REVSH: 11205 if (MCInst_getNumOperands(MI) == 4 && 11206 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11207 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11208 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11209 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11210 // (t2REVSH rGPR:$Rd, rGPR:$Rm, pred:$p) 11211 AsmString = "revsh$\xFF\x03\x01 $\x01, $\x02"; 11212 break; 11213 } 11214 return NULL; 11215 case ARM_t2RORri: 11216 if (MCInst_getNumOperands(MI) == 6 && 11217 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11218 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11219 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11220 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11221 // (t2RORri rGPR:$Rd, rGPR:$Rn, imm0_31:$imm, pred:$p, cc_out:$s) 11222 AsmString = "ror$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11223 break; 11224 } 11225 return NULL; 11226 case ARM_t2RORrr: 11227 if (MCInst_getNumOperands(MI) == 6 && 11228 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11229 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11230 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11231 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11232 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11233 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11234 // (t2RORrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 11235 AsmString = "ror$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11236 break; 11237 } 11238 return NULL; 11239 case ARM_t2RSBri: 11240 if (MCInst_getNumOperands(MI) == 6 && 11241 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11242 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11243 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11244 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11245 // (t2RSBri rGPR:$Rd, rGPR:$Rn, t2_so_imm:$imm, pred:$p, cc_out:$s) 11246 AsmString = "rsb$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11247 break; 11248 } 11249 if (MCInst_getNumOperands(MI) == 6 && 11250 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11251 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11252 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11253 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11254 // (t2RSBri rGPR:$Rdn, rGPR:$Rdn, t2_so_imm:$imm, pred:$p, cc_out:$s) 11255 AsmString = "rsb$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 11256 break; 11257 } 11258 if (MCInst_getNumOperands(MI) == 6 && 11259 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11260 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11261 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11262 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11263 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 11264 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 11265 // (t2RSBri rGPR:$Rd, rGPR:$Rm, 0, pred:$p, cc_out:$s) 11266 AsmString = "neg$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02"; 11267 break; 11268 } 11269 return NULL; 11270 case ARM_t2RSBrr: 11271 if (MCInst_getNumOperands(MI) == 6 && 11272 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11273 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11274 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11275 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0)) && 11276 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11277 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11278 // (t2RSBrr rGPR:$Rdn, rGPR:$Rdn, rGPR:$Rm, pred:$p, cc_out:$s) 11279 AsmString = "rsb$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x03"; 11280 break; 11281 } 11282 return NULL; 11283 case ARM_t2RSBrs: 11284 if (MCInst_getNumOperands(MI) == 7 && 11285 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11286 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11287 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11288 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11289 // (t2RSBrs rGPR:$Rdn, rGPR:$Rdn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 11290 AsmString = "rsb$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\xFF\x03\x0A"; 11291 break; 11292 } 11293 return NULL; 11294 case ARM_t2SBCrr: 11295 if (MCInst_getNumOperands(MI) == 6 && 11296 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11297 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11298 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11299 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11300 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11301 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11302 // (t2SBCrr rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 11303 AsmString = "sbc$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11304 break; 11305 } 11306 return NULL; 11307 case ARM_t2SBCrs: 11308 if (MCInst_getNumOperands(MI) == 7 && 11309 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11310 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11311 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11312 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11313 // (t2SBCrs rGPR:$Rd, rGPR:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 11314 AsmString = "sbc$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 11315 break; 11316 } 11317 return NULL; 11318 case ARM_t2SRSDB: 11319 if (MCInst_getNumOperands(MI) == 3) { 11320 // (t2SRSDB imm0_31:$mode, pred:$p) 11321 AsmString = "srsdb$\xFF\x02\x01 $\x01"; 11322 break; 11323 } 11324 return NULL; 11325 case ARM_t2SRSDB_UPD: 11326 if (MCInst_getNumOperands(MI) == 3) { 11327 // (t2SRSDB_UPD imm0_31:$mode, pred:$p) 11328 AsmString = "srsdb$\xFF\x02\x01 $\x01!"; 11329 break; 11330 } 11331 return NULL; 11332 case ARM_t2SRSIA: 11333 if (MCInst_getNumOperands(MI) == 3) { 11334 // (t2SRSIA imm0_31:$mode, pred:$p) 11335 AsmString = "srsia$\xFF\x02\x01 $\x01"; 11336 break; 11337 } 11338 return NULL; 11339 case ARM_t2SRSIA_UPD: 11340 if (MCInst_getNumOperands(MI) == 3) { 11341 // (t2SRSIA_UPD imm0_31:$mode, pred:$p) 11342 AsmString = "srsia$\xFF\x02\x01 $\x01!"; 11343 break; 11344 } 11345 return NULL; 11346 case ARM_t2SSAT: 11347 if (MCInst_getNumOperands(MI) == 6 && 11348 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11349 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11350 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11351 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11352 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11353 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11354 // (t2SSAT rGPR:$Rd, imm1_32:$sat_imm, rGPR:$Rn, 0, pred:$p) 11355 AsmString = "ssat$\xFF\x05\x01 $\x01, $\xFF\x02\x07, $\x03"; 11356 break; 11357 } 11358 return NULL; 11359 case ARM_t2STMDB: 11360 if (MCInst_getNumOperands(MI) == 4 && 11361 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11362 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11363 // (t2STMDB GPR:$Rn, pred:$p, reglist:$regs) 11364 AsmString = "stmdb$\xFF\x02\x01.w $\x01, $\xFF\x04\x04"; 11365 break; 11366 } 11367 return NULL; 11368 case ARM_t2STMDB_UPD: 11369 if (MCInst_getNumOperands(MI) == 4 && 11370 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11371 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11372 // (t2STMDB_UPD GPR:$Rn, pred:$p, reglist:$regs) 11373 AsmString = "stmdb$\xFF\x02\x01.w $\x01!, $\xFF\x04\x04"; 11374 break; 11375 } 11376 return NULL; 11377 case ARM_t2STMIA_UPD: 11378 if (MCInst_getNumOperands(MI) == 4 && 11379 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11380 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11381 // (t2STMIA_UPD GPR:$Rn, pred:$p, reglist:$regs) 11382 AsmString = "stm$\xFF\x02\x01 $\x01!, $\xFF\x04\x04"; 11383 break; 11384 } 11385 return NULL; 11386 case ARM_t2STRBi12: 11387 if (MCInst_getNumOperands(MI) == 5 && 11388 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11389 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11390 // (t2STRBi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 11391 AsmString = "strb$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 11392 break; 11393 } 11394 return NULL; 11395 case ARM_t2STRBs: 11396 if (MCInst_getNumOperands(MI) == 6 && 11397 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11398 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11399 // (t2STRBs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 11400 AsmString = "strb$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 11401 break; 11402 } 11403 return NULL; 11404 case ARM_t2STRHi12: 11405 if (MCInst_getNumOperands(MI) == 5 && 11406 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11407 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11408 // (t2STRHi12 rGPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 11409 AsmString = "strh$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 11410 break; 11411 } 11412 return NULL; 11413 case ARM_t2STRHs: 11414 if (MCInst_getNumOperands(MI) == 6 && 11415 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11416 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0)) { 11417 // (t2STRHs rGPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 11418 AsmString = "strh$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 11419 break; 11420 } 11421 return NULL; 11422 case ARM_t2STRi12: 11423 if (MCInst_getNumOperands(MI) == 5 && 11424 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11425 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11426 // (t2STRi12 GPR:$Rt, t2addrmode_imm12:$addr, pred:$p) 11427 AsmString = "str$\xFF\x04\x01 $\x01, $\xFF\x02\x0D"; 11428 break; 11429 } 11430 return NULL; 11431 case ARM_t2STRs: 11432 if (MCInst_getNumOperands(MI) == 6 && 11433 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11434 GETREGCLASS_CONTAIN(ARM_GPRRegClassID, 0)) { 11435 // (t2STRs GPR:$Rt, t2addrmode_so_reg:$addr, pred:$p) 11436 AsmString = "str$\xFF\x05\x01 $\x01, $\xFF\x02\x0F"; 11437 break; 11438 } 11439 return NULL; 11440 case ARM_t2SUBS_PC_LR: 11441 if (MCInst_getNumOperands(MI) == 3 && 11442 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11443 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 11444 // (t2SUBS_PC_LR 0, pred:$p) 11445 AsmString = "eret$\xFF\x02\x01"; 11446 break; 11447 } 11448 return NULL; 11449 case ARM_t2SUBrr: 11450 if (MCInst_getNumOperands(MI) == 6 && 11451 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11452 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 11453 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11454 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1) && 11455 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11456 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2)) { 11457 // (t2SUBrr GPRnopc:$Rd, GPRnopc:$Rn, rGPR:$Rm, pred:$p, cc_out:$s) 11458 AsmString = "sub$\xFF\x06\x02$\xFF\x04\x01 $\x01, $\x02, $\x03"; 11459 break; 11460 } 11461 return NULL; 11462 case ARM_t2SUBrs: 11463 if (MCInst_getNumOperands(MI) == 7 && 11464 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11465 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 11466 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11467 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 1)) { 11468 // (t2SUBrs GPRnopc:$Rd, GPRnopc:$Rn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 11469 AsmString = "sub$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\x02, $\xFF\x03\x0A"; 11470 break; 11471 } 11472 if (MCInst_getNumOperands(MI) == 7 && 11473 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11474 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 11475 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11476 MCOperand_getReg(MCInst_getOperand(MI, 1)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11477 // (t2SUBrs GPRnopc:$Rdn, GPRnopc:$Rdn, t2_so_reg:$ShiftedRm, pred:$p, cc_out:$s) 11478 AsmString = "sub$\xFF\x07\x02$\xFF\x05\x01 $\x01, $\xFF\x03\x0A"; 11479 break; 11480 } 11481 return NULL; 11482 case ARM_t2SXTAB: 11483 if (MCInst_getNumOperands(MI) == 6 && 11484 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11485 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11486 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11487 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11488 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11489 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11490 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11491 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11492 // (t2SXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11493 AsmString = "sxtab$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11494 break; 11495 } 11496 return NULL; 11497 case ARM_t2SXTAB16: 11498 if (MCInst_getNumOperands(MI) == 6 && 11499 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11500 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11501 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11502 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11503 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11504 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11505 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11506 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11507 // (t2SXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11508 AsmString = "sxtab16$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11509 break; 11510 } 11511 return NULL; 11512 case ARM_t2SXTAH: 11513 if (MCInst_getNumOperands(MI) == 6 && 11514 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11515 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11516 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11517 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11518 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11519 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11520 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11521 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11522 // (t2SXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11523 AsmString = "sxtah$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11524 break; 11525 } 11526 return NULL; 11527 case ARM_t2SXTB: 11528 if (MCInst_getNumOperands(MI) == 5 && 11529 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11530 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11531 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11532 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11533 // (t2SXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11534 AsmString = "sxtb$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11535 break; 11536 } 11537 return NULL; 11538 case ARM_t2SXTB16: 11539 if (MCInst_getNumOperands(MI) == 5 && 11540 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11541 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11542 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11543 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11544 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 11545 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 11546 // (t2SXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p) 11547 AsmString = "sxtb16$\xFF\x04\x01 $\x01, $\x02"; 11548 break; 11549 } 11550 if (MCInst_getNumOperands(MI) == 5 && 11551 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11552 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11553 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11554 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11555 // (t2SXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11556 AsmString = "sxtb16$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11557 break; 11558 } 11559 return NULL; 11560 case ARM_t2SXTH: 11561 if (MCInst_getNumOperands(MI) == 5 && 11562 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11563 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11564 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11565 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11566 // (t2SXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11567 AsmString = "sxth$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11568 break; 11569 } 11570 return NULL; 11571 case ARM_t2TEQri: 11572 if (MCInst_getNumOperands(MI) == 4 && 11573 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11574 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 11575 // (t2TEQri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p) 11576 AsmString = "teq$\xFF\x03\x01 $\x01, $\x02"; 11577 break; 11578 } 11579 return NULL; 11580 case ARM_t2TEQrr: 11581 if (MCInst_getNumOperands(MI) == 4 && 11582 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11583 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 11584 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11585 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11586 // (t2TEQrr GPRnopc:$Rn, rGPR:$Rm, pred:$p) 11587 AsmString = "teq$\xFF\x03\x01 $\x01, $\x02"; 11588 break; 11589 } 11590 return NULL; 11591 case ARM_t2TEQrs: 11592 if (MCInst_getNumOperands(MI) == 5 && 11593 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11594 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 11595 // (t2TEQrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p) 11596 AsmString = "teq$\xFF\x04\x01 $\x01, $\xFF\x02\x0A"; 11597 break; 11598 } 11599 return NULL; 11600 case ARM_t2TSTri: 11601 if (MCInst_getNumOperands(MI) == 4 && 11602 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11603 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 11604 // (t2TSTri GPRnopc:$Rn, t2_so_imm:$imm, pred:$p) 11605 AsmString = "tst$\xFF\x03\x01 $\x01, $\x02"; 11606 break; 11607 } 11608 return NULL; 11609 case ARM_t2TSTrr: 11610 if (MCInst_getNumOperands(MI) == 4 && 11611 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11612 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0) && 11613 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11614 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11615 // (t2TSTrr GPRnopc:$Rn, rGPR:$Rm, pred:$p) 11616 AsmString = "tst$\xFF\x03\x01 $\x01, $\x02"; 11617 break; 11618 } 11619 return NULL; 11620 case ARM_t2TSTrs: 11621 if (MCInst_getNumOperands(MI) == 5 && 11622 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11623 GETREGCLASS_CONTAIN(ARM_GPRnopcRegClassID, 0)) { 11624 // (t2TSTrs GPRnopc:$Rn, t2_so_reg:$shift, pred:$p) 11625 AsmString = "tst$\xFF\x04\x01 $\x01, $\xFF\x02\x0A"; 11626 break; 11627 } 11628 return NULL; 11629 case ARM_t2USAT: 11630 if (MCInst_getNumOperands(MI) == 6 && 11631 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11632 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11633 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11634 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11635 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11636 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11637 // (t2USAT rGPR:$Rd, imm0_31:$sat_imm, rGPR:$Rn, 0, pred:$p) 11638 AsmString = "usat$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11639 break; 11640 } 11641 return NULL; 11642 case ARM_t2UXTAB: 11643 if (MCInst_getNumOperands(MI) == 6 && 11644 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11645 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11646 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11647 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11648 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11649 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11650 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11651 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11652 // (t2UXTAB rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11653 AsmString = "uxtab$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11654 break; 11655 } 11656 return NULL; 11657 case ARM_t2UXTAB16: 11658 if (MCInst_getNumOperands(MI) == 6 && 11659 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11660 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11661 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11662 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11663 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11664 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11665 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11666 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11667 // (t2UXTAB16 rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11668 AsmString = "uxtab16$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11669 break; 11670 } 11671 return NULL; 11672 case ARM_t2UXTAH: 11673 if (MCInst_getNumOperands(MI) == 6 && 11674 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11675 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11676 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11677 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11678 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11679 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 2) && 11680 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11681 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11682 // (t2UXTAH rGPR:$Rd, rGPR:$Rn, rGPR:$Rm, 0, pred:$p) 11683 AsmString = "uxtah$\xFF\x05\x01 $\x01, $\x02, $\x03"; 11684 break; 11685 } 11686 return NULL; 11687 case ARM_t2UXTB: 11688 if (MCInst_getNumOperands(MI) == 5 && 11689 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11690 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11691 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11692 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11693 // (t2UXTB rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11694 AsmString = "uxtb$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11695 break; 11696 } 11697 return NULL; 11698 case ARM_t2UXTB16: 11699 if (MCInst_getNumOperands(MI) == 5 && 11700 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11701 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11702 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11703 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1) && 11704 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 11705 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 0) { 11706 // (t2UXTB16 rGPR:$Rd, rGPR:$Rm, 0, pred:$p) 11707 AsmString = "uxtb16$\xFF\x04\x01 $\x01, $\x02"; 11708 break; 11709 } 11710 if (MCInst_getNumOperands(MI) == 5 && 11711 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11712 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11713 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11714 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11715 // (t2UXTB16 rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11716 AsmString = "uxtb16$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11717 break; 11718 } 11719 return NULL; 11720 case ARM_t2UXTH: 11721 if (MCInst_getNumOperands(MI) == 5 && 11722 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11723 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 0) && 11724 MCOperand_isReg(MCInst_getOperand(MI, 1)) && 11725 GETREGCLASS_CONTAIN(ARM_rGPRRegClassID, 1)) { 11726 // (t2UXTH rGPR:$Rd, rGPR:$Rm, rot_imm:$rot, pred:$p) 11727 AsmString = "uxth$\xFF\x04\x01 $\x01, $\x02$\xFF\x03\x10"; 11728 break; 11729 } 11730 return NULL; 11731 case ARM_tASRri: 11732 if (MCInst_getNumOperands(MI) == 6 && 11733 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11734 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11735 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11736 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11737 // (tASRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p) 11738 AsmString = "asr$\xFF\x02\x02$\xFF\x05\x01 $\x01, $\xFF\x04\x0C"; 11739 break; 11740 } 11741 return NULL; 11742 case ARM_tBKPT: 11743 if (MCInst_getNumOperands(MI) == 1 && 11744 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11745 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 11746 // (tBKPT 0) 11747 AsmString = "bkpt"; 11748 break; 11749 } 11750 return NULL; 11751 case ARM_tHINT: 11752 if (MCInst_getNumOperands(MI) == 3 && 11753 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11754 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 0) { 11755 // (tHINT 0, pred:$p) 11756 AsmString = "nop$\xFF\x02\x01"; 11757 break; 11758 } 11759 if (MCInst_getNumOperands(MI) == 3 && 11760 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11761 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 1) { 11762 // (tHINT 1, pred:$p) 11763 AsmString = "yield$\xFF\x02\x01"; 11764 break; 11765 } 11766 if (MCInst_getNumOperands(MI) == 3 && 11767 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11768 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 2) { 11769 // (tHINT 2, pred:$p) 11770 AsmString = "wfe$\xFF\x02\x01"; 11771 break; 11772 } 11773 if (MCInst_getNumOperands(MI) == 3 && 11774 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11775 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 3) { 11776 // (tHINT 3, pred:$p) 11777 AsmString = "wfi$\xFF\x02\x01"; 11778 break; 11779 } 11780 if (MCInst_getNumOperands(MI) == 3 && 11781 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11782 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 4) { 11783 // (tHINT 4, pred:$p) 11784 AsmString = "sev$\xFF\x02\x01"; 11785 break; 11786 } 11787 if (MCInst_getNumOperands(MI) == 3 && 11788 MCOperand_isImm(MCInst_getOperand(MI, 0)) && 11789 MCOperand_getImm(MCInst_getOperand(MI, 0)) == 5) { 11790 // (tHINT 5, pred:$p) 11791 AsmString = "sevl$\xFF\x02\x01"; 11792 break; 11793 } 11794 return NULL; 11795 case ARM_tLDMIA: 11796 if (MCInst_getNumOperands(MI) == 4 && 11797 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11798 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0)) { 11799 // (tLDMIA tGPR:$Rn, pred:$p, reglist:$regs) 11800 AsmString = "ldm$\xFF\x02\x01 $\x01!, $\xFF\x04\x04"; 11801 break; 11802 } 11803 return NULL; 11804 case ARM_tLSLri: 11805 if (MCInst_getNumOperands(MI) == 6 && 11806 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11807 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11808 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11809 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11810 // (tLSLri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm0_31:$imm, pred:$p) 11811 AsmString = "lsl$\xFF\x02\x02$\xFF\x05\x01 $\x01, $\x04"; 11812 break; 11813 } 11814 return NULL; 11815 case ARM_tLSRri: 11816 if (MCInst_getNumOperands(MI) == 6 && 11817 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11818 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11819 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11820 MCOperand_getReg(MCInst_getOperand(MI, 2)) == MCOperand_getReg(MCInst_getOperand(MI, 0))) { 11821 // (tLSRri tGPR:$Rdm, cc_out:$s, tGPR:$Rdm, imm_sr:$imm, pred:$p) 11822 AsmString = "lsr$\xFF\x02\x02$\xFF\x05\x01 $\x01, $\xFF\x04\x0C"; 11823 break; 11824 } 11825 return NULL; 11826 case ARM_tMOVi8: 11827 if (MCInst_getNumOperands(MI) == 5 && 11828 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11829 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11830 MCOperand_getReg(MCInst_getOperand(MI, 1)) == ARM_CPSR && 11831 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11832 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 14 && 11833 MCOperand_isImm(MCInst_getOperand(MI, 4)) && 11834 MCOperand_getImm(MCInst_getOperand(MI, 4)) == 0) { 11835 // (tMOVi8 tGPR:$Rdn, CPSR, imm0_255:$imm, 14, 0) 11836 AsmString = "movs $\x01, $\x03"; 11837 break; 11838 } 11839 return NULL; 11840 case ARM_tMOVr: 11841 if (MCInst_getNumOperands(MI) == 4 && 11842 MCOperand_getReg(MCInst_getOperand(MI, 0)) == ARM_R8 && 11843 MCOperand_getReg(MCInst_getOperand(MI, 1)) == ARM_R8 && 11844 MCOperand_isImm(MCInst_getOperand(MI, 2)) && 11845 MCOperand_getImm(MCInst_getOperand(MI, 2)) == 14 && 11846 MCOperand_isImm(MCInst_getOperand(MI, 3)) && 11847 MCOperand_getImm(MCInst_getOperand(MI, 3)) == 0) { 11848 // (tMOVr R8, R8, 14, 0) 11849 AsmString = "nop"; 11850 break; 11851 } 11852 return NULL; 11853 case ARM_tMUL: 11854 if (MCInst_getNumOperands(MI) == 5 && 11855 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11856 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11857 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11858 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 2)) { 11859 // (tMUL tGPR:$Rdm, s_cc_out:$s, tGPR:$Rn, pred:$p) 11860 AsmString = "mul$\xFF\x02\x02$\xFF\x04\x01 $\x01, $\x03"; 11861 break; 11862 } 11863 return NULL; 11864 case ARM_tRSB: 11865 if (MCInst_getNumOperands(MI) == 5 && 11866 MCOperand_isReg(MCInst_getOperand(MI, 0)) && 11867 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 0) && 11868 MCOperand_isReg(MCInst_getOperand(MI, 2)) && 11869 GETREGCLASS_CONTAIN(ARM_tGPRRegClassID, 2)) { 11870 // (tRSB tGPR:$Rd, s_cc_out:$s, tGPR:$Rm, pred:$p) 11871 AsmString = "neg$\xFF\x02\x02$\xFF\x04\x01 $\x01, $\x03"; 11872 break; 11873 } 11874 return NULL; 11875 case ARM_tSUBspi: 11876 if (MCInst_getNumOperands(MI) == 4 && 11877 MCOperand_getReg(MCInst_getOperand(MI, 0)) == ARM_SP) { 11878 // (tSUBspi SP, t_imm0_508s4_neg:$imm, pred:$p) 11879 AsmString = "add$\xFF\x03\x01 sp, $\x02"; 11880 break; 11881 } 11882 return NULL; 11883 } 11884 11885 tmp = cs_strdup(AsmString); 11886 AsmMnem = tmp; 11887 for(AsmOps = tmp; *AsmOps; AsmOps++) { 11888 if (*AsmOps == ' ' || *AsmOps == '\t') { 11889 *AsmOps = '\0'; 11890 AsmOps++; 11891 break; 11892 } 11893 } 11894 11895 SStream_concat0(OS, AsmMnem); 11896 if (*AsmOps) { 11897 SStream_concat0(OS, "\t"); 11898 for (c = AsmOps; *c; c++) { 11899 if (*c == '$') { 11900 c += 1; 11901 if (*c == (char)0xff) { 11902 c += 1; 11903 OpIdx = *c - 1; 11904 c += 1; 11905 PrintMethodIdx = *c - 1; 11906 printCustomAliasOperand(MI, OpIdx, PrintMethodIdx, OS); 11907 } else 11908 printOperand(MI, *c - 1, OS); 11909 } else { 11910 SStream_concat(OS, "%c", *c); 11911 } 11912 } 11913 } 11914 return tmp; 11915} 11916 11917#endif // PRINT_ALIAS_INSTR 11918