1*2f41cd9bSWeiyi LuMediatek IPU controller 2*2f41cd9bSWeiyi Lu============================ 3*2f41cd9bSWeiyi Lu 4*2f41cd9bSWeiyi LuThe Mediatek ipu controller provides various clocks to the system. 5*2f41cd9bSWeiyi Lu 6*2f41cd9bSWeiyi LuRequired Properties: 7*2f41cd9bSWeiyi Lu 8*2f41cd9bSWeiyi Lu- compatible: Should be one of: 9*2f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_conn", "syscon" 10*2f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_adl", "syscon" 11*2f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_core0", "syscon" 12*2f41cd9bSWeiyi Lu - "mediatek,mt8183-ipu_core1", "syscon" 13*2f41cd9bSWeiyi Lu- #clock-cells: Must be 1 14*2f41cd9bSWeiyi Lu 15*2f41cd9bSWeiyi LuThe ipu controller uses the common clk binding from 16*2f41cd9bSWeiyi LuDocumentation/devicetree/bindings/clock/clock-bindings.txt 17*2f41cd9bSWeiyi LuThe available clocks are defined in dt-bindings/clock/mt*-clk.h. 18*2f41cd9bSWeiyi Lu 19*2f41cd9bSWeiyi LuExample: 20*2f41cd9bSWeiyi Lu 21*2f41cd9bSWeiyi Luipu_conn: syscon@19000000 { 22*2f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_conn", "syscon"; 23*2f41cd9bSWeiyi Lu reg = <0 0x19000000 0 0x1000>; 24*2f41cd9bSWeiyi Lu #clock-cells = <1>; 25*2f41cd9bSWeiyi Lu}; 26*2f41cd9bSWeiyi Lu 27*2f41cd9bSWeiyi Luipu_adl: syscon@19010000 { 28*2f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_adl", "syscon"; 29*2f41cd9bSWeiyi Lu reg = <0 0x19010000 0 0x1000>; 30*2f41cd9bSWeiyi Lu #clock-cells = <1>; 31*2f41cd9bSWeiyi Lu}; 32*2f41cd9bSWeiyi Lu 33*2f41cd9bSWeiyi Luipu_core0: syscon@19180000 { 34*2f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_core0", "syscon"; 35*2f41cd9bSWeiyi Lu reg = <0 0x19180000 0 0x1000>; 36*2f41cd9bSWeiyi Lu #clock-cells = <1>; 37*2f41cd9bSWeiyi Lu}; 38*2f41cd9bSWeiyi Lu 39*2f41cd9bSWeiyi Luipu_core1: syscon@19280000 { 40*2f41cd9bSWeiyi Lu compatible = "mediatek,mt8183-ipu_core1", "syscon"; 41*2f41cd9bSWeiyi Lu reg = <0 0x19280000 0 0x1000>; 42*2f41cd9bSWeiyi Lu #clock-cells = <1>; 43*2f41cd9bSWeiyi Lu}; 44