1*c942fddfSThomas Gleixner /* SPDX-License-Identifier: GPL-2.0-or-later */ 2cd030a78SIcenowy Zheng /* 3cd030a78SIcenowy Zheng * Copyright 2017 Icenowy Zheng <icenowy@aosc.io> 4cd030a78SIcenowy Zheng */ 5cd030a78SIcenowy Zheng 6cd030a78SIcenowy Zheng #ifndef _CCU_SUN8I_R40_H_ 7cd030a78SIcenowy Zheng #define _CCU_SUN8I_R40_H_ 8cd030a78SIcenowy Zheng 9cd030a78SIcenowy Zheng #include <dt-bindings/clock/sun8i-r40-ccu.h> 10cd030a78SIcenowy Zheng #include <dt-bindings/reset/sun8i-r40-ccu.h> 11cd030a78SIcenowy Zheng 12cd030a78SIcenowy Zheng #define CLK_OSC_12M 0 13cd030a78SIcenowy Zheng #define CLK_PLL_CPU 1 14cd030a78SIcenowy Zheng #define CLK_PLL_AUDIO_BASE 2 15cd030a78SIcenowy Zheng #define CLK_PLL_AUDIO 3 16cd030a78SIcenowy Zheng #define CLK_PLL_AUDIO_2X 4 17cd030a78SIcenowy Zheng #define CLK_PLL_AUDIO_4X 5 18cd030a78SIcenowy Zheng #define CLK_PLL_AUDIO_8X 6 19d18e8534SJernej Skrabec 20d18e8534SJernej Skrabec /* PLL_VIDEO0 is exported */ 21d18e8534SJernej Skrabec 22cd030a78SIcenowy Zheng #define CLK_PLL_VIDEO0_2X 8 23cd030a78SIcenowy Zheng #define CLK_PLL_VE 9 24cd030a78SIcenowy Zheng #define CLK_PLL_DDR0 10 25cd030a78SIcenowy Zheng #define CLK_PLL_PERIPH0 11 26cd030a78SIcenowy Zheng #define CLK_PLL_PERIPH0_SATA 12 27cd030a78SIcenowy Zheng #define CLK_PLL_PERIPH0_2X 13 28cd030a78SIcenowy Zheng #define CLK_PLL_PERIPH1 14 29cd030a78SIcenowy Zheng #define CLK_PLL_PERIPH1_2X 15 30d18e8534SJernej Skrabec 31d18e8534SJernej Skrabec /* PLL_VIDEO1 is exported */ 32d18e8534SJernej Skrabec 33cd030a78SIcenowy Zheng #define CLK_PLL_VIDEO1_2X 17 34cd030a78SIcenowy Zheng #define CLK_PLL_SATA 18 35cd030a78SIcenowy Zheng #define CLK_PLL_SATA_OUT 19 36cd030a78SIcenowy Zheng #define CLK_PLL_GPU 20 37cd030a78SIcenowy Zheng #define CLK_PLL_MIPI 21 38cd030a78SIcenowy Zheng #define CLK_PLL_DE 22 39cd030a78SIcenowy Zheng #define CLK_PLL_DDR1 23 40cd030a78SIcenowy Zheng 41cd030a78SIcenowy Zheng /* The CPU clock is exported */ 42cd030a78SIcenowy Zheng 43cd030a78SIcenowy Zheng #define CLK_AXI 25 44cd030a78SIcenowy Zheng #define CLK_AHB1 26 45cd030a78SIcenowy Zheng #define CLK_APB1 27 46cd030a78SIcenowy Zheng #define CLK_APB2 28 47cd030a78SIcenowy Zheng 48cd030a78SIcenowy Zheng /* All the bus gates are exported */ 49cd030a78SIcenowy Zheng 50cd030a78SIcenowy Zheng /* The first bunch of module clocks are exported */ 51cd030a78SIcenowy Zheng 52cd030a78SIcenowy Zheng #define CLK_DRAM 132 53cd030a78SIcenowy Zheng 54cd030a78SIcenowy Zheng /* All the DRAM gates are exported */ 55cd030a78SIcenowy Zheng 56cd030a78SIcenowy Zheng /* Some more module clocks are exported */ 57cd030a78SIcenowy Zheng 58cd030a78SIcenowy Zheng #define CLK_NUMBER (CLK_OUTB + 1) 59cd030a78SIcenowy Zheng 60cd030a78SIcenowy Zheng #endif /* _CCU_SUN8I_R40_H_ */ 61