1*06f32e7eSjoerg//===- HexagonIntrinsicsV5.td - V5 Instruction intrinsics --*- tablegen -*-===// 2*06f32e7eSjoerg// 3*06f32e7eSjoerg// Part of the LLVM Project, under the Apache License v2.0 with LLVM Exceptions. 4*06f32e7eSjoerg// See https://llvm.org/LICENSE.txt for license information. 5*06f32e7eSjoerg// SPDX-License-Identifier: Apache-2.0 WITH LLVM-exception 6*06f32e7eSjoerg// 7*06f32e7eSjoerg//===----------------------------------------------------------------------===// 8*06f32e7eSjoerg 9*06f32e7eSjoergdef : T_PR_pat <M2_vrcmpys_s1, int_hexagon_M2_vrcmpys_s1>; 10*06f32e7eSjoergdef : T_PPR_pat<M2_vrcmpys_acc_s1, int_hexagon_M2_vrcmpys_acc_s1>; 11*06f32e7eSjoergdef : T_PR_pat <M2_vrcmpys_s1rp, int_hexagon_M2_vrcmpys_s1rp>; 12*06f32e7eSjoerg 13*06f32e7eSjoerg// Vector reduce add unsigned halfwords 14*06f32e7eSjoergdef : T_PP_pat<M2_vradduh, int_hexagon_M2_vradduh>; 15*06f32e7eSjoerg 16*06f32e7eSjoergdef: T_RP_pat<A2_addsp, int_hexagon_A2_addsp>; 17*06f32e7eSjoergdef: T_PP_pat<A2_addpsat, int_hexagon_A2_addpsat>; 18*06f32e7eSjoergdef: T_PP_pat<A2_minp, int_hexagon_A2_minp>; 19*06f32e7eSjoergdef: T_PP_pat<A2_minup, int_hexagon_A2_minup>; 20*06f32e7eSjoergdef: T_PP_pat<A2_maxp, int_hexagon_A2_maxp>; 21*06f32e7eSjoergdef: T_PP_pat<A2_maxup, int_hexagon_A2_maxup>; 22*06f32e7eSjoerg 23*06f32e7eSjoerg// Vector reduce multiply word by signed half (32x16) 24*06f32e7eSjoerg//Rdd=vrmpyweh(Rss,Rtt)[:<<1] 25*06f32e7eSjoergdef : T_PP_pat <M4_vrmpyeh_s0, int_hexagon_M4_vrmpyeh_s0>; 26*06f32e7eSjoergdef : T_PP_pat <M4_vrmpyeh_s1, int_hexagon_M4_vrmpyeh_s1>; 27*06f32e7eSjoerg 28*06f32e7eSjoerg//Rdd=vrmpywoh(Rss,Rtt)[:<<1] 29*06f32e7eSjoergdef : T_PP_pat <M4_vrmpyoh_s0, int_hexagon_M4_vrmpyoh_s0>; 30*06f32e7eSjoergdef : T_PP_pat <M4_vrmpyoh_s1, int_hexagon_M4_vrmpyoh_s1>; 31*06f32e7eSjoerg 32*06f32e7eSjoerg//Rdd+=vrmpyweh(Rss,Rtt)[:<<1] 33*06f32e7eSjoergdef : T_PPP_pat <M4_vrmpyeh_acc_s0, int_hexagon_M4_vrmpyeh_acc_s0>; 34*06f32e7eSjoergdef : T_PPP_pat <M4_vrmpyeh_acc_s1, int_hexagon_M4_vrmpyeh_acc_s1>; 35*06f32e7eSjoerg 36*06f32e7eSjoerg//Rdd=vrmpywoh(Rss,Rtt)[:<<1] 37*06f32e7eSjoergdef : T_PPP_pat <M4_vrmpyoh_acc_s0, int_hexagon_M4_vrmpyoh_acc_s0>; 38*06f32e7eSjoergdef : T_PPP_pat <M4_vrmpyoh_acc_s1, int_hexagon_M4_vrmpyoh_acc_s1>; 39*06f32e7eSjoerg 40*06f32e7eSjoerg// Vector multiply halfwords, signed by unsigned 41*06f32e7eSjoerg// Rdd=vmpyhsu(Rs,Rt)[:<<1]:sat 42*06f32e7eSjoergdef : T_RR_pat <M2_vmpy2su_s0, int_hexagon_M2_vmpy2su_s0>; 43*06f32e7eSjoergdef : T_RR_pat <M2_vmpy2su_s1, int_hexagon_M2_vmpy2su_s1>; 44*06f32e7eSjoerg 45*06f32e7eSjoerg// Rxx+=vmpyhsu(Rs,Rt)[:<<1]:sat 46*06f32e7eSjoergdef : T_PRR_pat <M2_vmac2su_s0, int_hexagon_M2_vmac2su_s0>; 47*06f32e7eSjoergdef : T_PRR_pat <M2_vmac2su_s1, int_hexagon_M2_vmac2su_s1>; 48*06f32e7eSjoerg 49*06f32e7eSjoerg// Vector polynomial multiply halfwords 50*06f32e7eSjoerg// Rdd=vpmpyh(Rs,Rt) 51*06f32e7eSjoergdef : T_RR_pat <M4_vpmpyh, int_hexagon_M4_vpmpyh>; 52*06f32e7eSjoerg// Rxx[^]=vpmpyh(Rs,Rt) 53*06f32e7eSjoergdef : T_PRR_pat <M4_vpmpyh_acc, int_hexagon_M4_vpmpyh_acc>; 54*06f32e7eSjoerg 55*06f32e7eSjoerg// Polynomial multiply words 56*06f32e7eSjoerg// Rdd=pmpyw(Rs,Rt) 57*06f32e7eSjoergdef : T_RR_pat <M4_pmpyw, int_hexagon_M4_pmpyw>; 58*06f32e7eSjoerg// Rxx^=pmpyw(Rs,Rt) 59*06f32e7eSjoergdef : T_PRR_pat <M4_pmpyw_acc, int_hexagon_M4_pmpyw_acc>; 60*06f32e7eSjoerg 61*06f32e7eSjoerg//Rxx^=asr(Rss,Rt) 62*06f32e7eSjoergdef : T_PPR_pat <S2_asr_r_p_xor, int_hexagon_S2_asr_r_p_xor>; 63*06f32e7eSjoerg//Rxx^=asl(Rss,Rt) 64*06f32e7eSjoergdef : T_PPR_pat <S2_asl_r_p_xor, int_hexagon_S2_asl_r_p_xor>; 65*06f32e7eSjoerg//Rxx^=lsr(Rss,Rt) 66*06f32e7eSjoergdef : T_PPR_pat <S2_lsr_r_p_xor, int_hexagon_S2_lsr_r_p_xor>; 67*06f32e7eSjoerg//Rxx^=lsl(Rss,Rt) 68*06f32e7eSjoergdef : T_PPR_pat <S2_lsl_r_p_xor, int_hexagon_S2_lsl_r_p_xor>; 69*06f32e7eSjoerg 70*06f32e7eSjoerg// Multiply and use upper result 71*06f32e7eSjoergdef : T_RR_pat <M2_mpysu_up, int_hexagon_M2_mpysu_up>; 72*06f32e7eSjoergdef : T_RR_pat <M2_mpy_up_s1, int_hexagon_M2_mpy_up_s1>; 73*06f32e7eSjoergdef : T_RR_pat <M2_hmmpyh_s1, int_hexagon_M2_hmmpyh_s1>; 74*06f32e7eSjoergdef : T_RR_pat <M2_hmmpyl_s1, int_hexagon_M2_hmmpyl_s1>; 75*06f32e7eSjoergdef : T_RR_pat <M2_mpy_up_s1_sat, int_hexagon_M2_mpy_up_s1_sat>; 76*06f32e7eSjoerg 77*06f32e7eSjoergdef : T_PP_pat <A2_vaddub, int_hexagon_A2_vaddb_map>; 78*06f32e7eSjoergdef : T_PP_pat <A2_vsubub, int_hexagon_A2_vsubb_map>; 79*06f32e7eSjoerg 80*06f32e7eSjoerg// Vector reduce add unsigned halfwords 81*06f32e7eSjoergdef : T_PP_pat <M2_vraddh, int_hexagon_M2_vraddh>; 82*06f32e7eSjoerg 83*06f32e7eSjoergdef: T_P_pat<S2_brevp, int_hexagon_S2_brevp>; 84*06f32e7eSjoergdef: T_P_pat<S2_ct0p, int_hexagon_S2_ct0p>; 85*06f32e7eSjoergdef: T_P_pat<S2_ct1p, int_hexagon_S2_ct1p>; 86*06f32e7eSjoerg 87*06f32e7eSjoergdef: T_Q_RR_pat<C4_nbitsset, int_hexagon_C4_nbitsset>; 88*06f32e7eSjoergdef: T_Q_RR_pat<C4_nbitsclr, int_hexagon_C4_nbitsclr>; 89*06f32e7eSjoergdef: T_Q_RI_pat<C4_nbitsclri, int_hexagon_C4_nbitsclri>; 90*06f32e7eSjoerg 91*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpbeqi, int_hexagon_A4_vcmpbeqi>; 92*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpbgti, int_hexagon_A4_vcmpbgti>; 93*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpbgtui, int_hexagon_A4_vcmpbgtui>; 94*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpheqi, int_hexagon_A4_vcmpheqi>; 95*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmphgti, int_hexagon_A4_vcmphgti>; 96*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmphgtui, int_hexagon_A4_vcmphgtui>; 97*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpweqi, int_hexagon_A4_vcmpweqi>; 98*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpwgti, int_hexagon_A4_vcmpwgti>; 99*06f32e7eSjoergdef : T_Q_PI_pat<A4_vcmpwgtui, int_hexagon_A4_vcmpwgtui>; 100*06f32e7eSjoergdef : T_Q_PP_pat<A4_vcmpbeq_any, int_hexagon_A4_vcmpbeq_any>; 101*06f32e7eSjoerg 102*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmpbeq, int_hexagon_A4_cmpbeq>; 103*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmpbgt, int_hexagon_A4_cmpbgt>; 104*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmpbgtu, int_hexagon_A4_cmpbgtu>; 105*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmpheq, int_hexagon_A4_cmpheq>; 106*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmphgt, int_hexagon_A4_cmphgt>; 107*06f32e7eSjoergdef : T_Q_RR_pat<A4_cmphgtu, int_hexagon_A4_cmphgtu>; 108*06f32e7eSjoerg 109*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmpbeqi, int_hexagon_A4_cmpbeqi>; 110*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmpbgti, int_hexagon_A4_cmpbgti>; 111*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmpbgtui, int_hexagon_A4_cmpbgtui>; 112*06f32e7eSjoerg 113*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmpheqi, int_hexagon_A4_cmpheqi>; 114*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmphgti, int_hexagon_A4_cmphgti>; 115*06f32e7eSjoergdef : T_Q_RI_pat<A4_cmphgtui, int_hexagon_A4_cmphgtui>; 116*06f32e7eSjoerg 117*06f32e7eSjoergdef : T_Q_RP_pat<A4_boundscheck, int_hexagon_A4_boundscheck>; 118*06f32e7eSjoergdef : T_Q_PR_pat<A4_tlbmatch, int_hexagon_A4_tlbmatch>; 119*06f32e7eSjoerg 120*06f32e7eSjoergdef : T_RRR_pat <M4_mpyrr_addr, int_hexagon_M4_mpyrr_addr>; 121*06f32e7eSjoergdef : T_IRR_pat <M4_mpyrr_addi, int_hexagon_M4_mpyrr_addi>; 122*06f32e7eSjoergdef : T_IRI_pat <M4_mpyri_addi, int_hexagon_M4_mpyri_addi>; 123*06f32e7eSjoergdef : T_RIR_pat <M4_mpyri_addr_u2, int_hexagon_M4_mpyri_addr_u2>; 124*06f32e7eSjoergdef : T_RRI_pat <M4_mpyri_addr, int_hexagon_M4_mpyri_addr>; 125*06f32e7eSjoergdef : T_RRR_pat <M4_mac_up_s1_sat, int_hexagon_M4_mac_up_s1_sat>; 126*06f32e7eSjoergdef : T_RRR_pat <M4_nac_up_s1_sat, int_hexagon_M4_nac_up_s1_sat>; 127*06f32e7eSjoerg 128*06f32e7eSjoerg// Complex multiply 32x16 129*06f32e7eSjoergdef : T_PR_pat <M4_cmpyi_wh, int_hexagon_M4_cmpyi_wh>; 130*06f32e7eSjoergdef : T_PR_pat <M4_cmpyr_wh, int_hexagon_M4_cmpyr_wh>; 131*06f32e7eSjoerg 132*06f32e7eSjoergdef : T_PR_pat <M4_cmpyi_whc, int_hexagon_M4_cmpyi_whc>; 133*06f32e7eSjoergdef : T_PR_pat <M4_cmpyr_whc, int_hexagon_M4_cmpyr_whc>; 134*06f32e7eSjoerg 135*06f32e7eSjoergdef : T_PP_pat<A4_andnp, int_hexagon_A4_andnp>; 136*06f32e7eSjoergdef : T_PP_pat<A4_ornp, int_hexagon_A4_ornp>; 137*06f32e7eSjoerg 138*06f32e7eSjoerg// Complex add/sub halfwords/words 139*06f32e7eSjoergdef : T_PP_pat <S4_vxaddsubw, int_hexagon_S4_vxaddsubw>; 140*06f32e7eSjoergdef : T_PP_pat <S4_vxsubaddw, int_hexagon_S4_vxsubaddw>; 141*06f32e7eSjoergdef : T_PP_pat <S4_vxaddsubh, int_hexagon_S4_vxaddsubh>; 142*06f32e7eSjoergdef : T_PP_pat <S4_vxsubaddh, int_hexagon_S4_vxsubaddh>; 143*06f32e7eSjoerg 144*06f32e7eSjoergdef : T_PP_pat <S4_vxaddsubhr, int_hexagon_S4_vxaddsubhr>; 145*06f32e7eSjoergdef : T_PP_pat <S4_vxsubaddhr, int_hexagon_S4_vxsubaddhr>; 146*06f32e7eSjoerg 147*06f32e7eSjoerg// Extract bitfield 148*06f32e7eSjoergdef : T_PP_pat <S4_extractp_rp, int_hexagon_S4_extractp_rp>; 149*06f32e7eSjoergdef : T_RP_pat <S4_extract_rp, int_hexagon_S4_extract_rp>; 150*06f32e7eSjoergdef : T_PII_pat <S4_extractp, int_hexagon_S4_extractp>; 151*06f32e7eSjoergdef : T_RII_pat <S4_extract, int_hexagon_S4_extract>; 152*06f32e7eSjoerg 153*06f32e7eSjoerg// Vector conditional negate 154*06f32e7eSjoerg// Rdd=vcnegh(Rss,Rt) 155*06f32e7eSjoergdef : T_PR_pat <S2_vcnegh, int_hexagon_S2_vcnegh>; 156*06f32e7eSjoerg 157*06f32e7eSjoerg// Shift an immediate left by register amount 158*06f32e7eSjoergdef : T_IR_pat<S4_lsli, int_hexagon_S4_lsli>; 159*06f32e7eSjoerg 160*06f32e7eSjoerg// Vector reduce maximum halfwords 161*06f32e7eSjoergdef : T_PPR_pat <A4_vrmaxh, int_hexagon_A4_vrmaxh>; 162*06f32e7eSjoergdef : T_PPR_pat <A4_vrmaxuh, int_hexagon_A4_vrmaxuh>; 163*06f32e7eSjoerg 164*06f32e7eSjoerg// Vector reduce maximum words 165*06f32e7eSjoergdef : T_PPR_pat <A4_vrmaxw, int_hexagon_A4_vrmaxw>; 166*06f32e7eSjoergdef : T_PPR_pat <A4_vrmaxuw, int_hexagon_A4_vrmaxuw>; 167*06f32e7eSjoerg 168*06f32e7eSjoerg// Vector reduce minimum halfwords 169*06f32e7eSjoergdef : T_PPR_pat <A4_vrminh, int_hexagon_A4_vrminh>; 170*06f32e7eSjoergdef : T_PPR_pat <A4_vrminuh, int_hexagon_A4_vrminuh>; 171*06f32e7eSjoerg 172*06f32e7eSjoerg// Vector reduce minimum words 173*06f32e7eSjoergdef : T_PPR_pat <A4_vrminw, int_hexagon_A4_vrminw>; 174*06f32e7eSjoergdef : T_PPR_pat <A4_vrminuw, int_hexagon_A4_vrminuw>; 175*06f32e7eSjoerg 176*06f32e7eSjoerg// Rotate and reduce bytes 177*06f32e7eSjoergdef : Pat <(int_hexagon_S4_vrcrotate DoubleRegs:$src1, IntRegs:$src2, 178*06f32e7eSjoerg u2_0ImmPred:$src3), 179*06f32e7eSjoerg (S4_vrcrotate DoubleRegs:$src1, IntRegs:$src2, u2_0ImmPred:$src3)>; 180*06f32e7eSjoerg 181*06f32e7eSjoerg// Rotate and reduce bytes with accumulation 182*06f32e7eSjoerg// Rxx+=vrcrotate(Rss,Rt,#u2) 183*06f32e7eSjoergdef : Pat <(int_hexagon_S4_vrcrotate_acc DoubleRegs:$src1, DoubleRegs:$src2, 184*06f32e7eSjoerg IntRegs:$src3, u2_0ImmPred:$src4), 185*06f32e7eSjoerg (S4_vrcrotate_acc DoubleRegs:$src1, DoubleRegs:$src2, 186*06f32e7eSjoerg IntRegs:$src3, u2_0ImmPred:$src4)>; 187*06f32e7eSjoerg 188*06f32e7eSjoerg// Vector conditional negate 189*06f32e7eSjoergdef : T_PPR_pat<S2_vrcnegh, int_hexagon_S2_vrcnegh>; 190*06f32e7eSjoerg 191*06f32e7eSjoerg// Logical xor with xor accumulation 192*06f32e7eSjoergdef : T_PPP_pat<M4_xor_xacc, int_hexagon_M4_xor_xacc>; 193*06f32e7eSjoerg 194*06f32e7eSjoerg// ALU64 - Vector min/max byte 195*06f32e7eSjoergdef : T_PP_pat <A2_vminb, int_hexagon_A2_vminb>; 196*06f32e7eSjoergdef : T_PP_pat <A2_vmaxb, int_hexagon_A2_vmaxb>; 197*06f32e7eSjoerg 198*06f32e7eSjoerg// Shift and add/sub/and/or 199*06f32e7eSjoergdef : T_IRI_pat <S4_andi_asl_ri, int_hexagon_S4_andi_asl_ri>; 200*06f32e7eSjoergdef : T_IRI_pat <S4_ori_asl_ri, int_hexagon_S4_ori_asl_ri>; 201*06f32e7eSjoergdef : T_IRI_pat <S4_addi_asl_ri, int_hexagon_S4_addi_asl_ri>; 202*06f32e7eSjoergdef : T_IRI_pat <S4_subi_asl_ri, int_hexagon_S4_subi_asl_ri>; 203*06f32e7eSjoergdef : T_IRI_pat <S4_andi_lsr_ri, int_hexagon_S4_andi_lsr_ri>; 204*06f32e7eSjoergdef : T_IRI_pat <S4_ori_lsr_ri, int_hexagon_S4_ori_lsr_ri>; 205*06f32e7eSjoergdef : T_IRI_pat <S4_addi_lsr_ri, int_hexagon_S4_addi_lsr_ri>; 206*06f32e7eSjoergdef : T_IRI_pat <S4_subi_lsr_ri, int_hexagon_S4_subi_lsr_ri>; 207*06f32e7eSjoerg 208*06f32e7eSjoerg// Split bitfield 209*06f32e7eSjoergdef : T_RI_pat <A4_bitspliti, int_hexagon_A4_bitspliti>; 210*06f32e7eSjoergdef : T_RR_pat <A4_bitsplit, int_hexagon_A4_bitsplit>; 211*06f32e7eSjoerg 212*06f32e7eSjoergdef: T_RR_pat<S4_parity, int_hexagon_S4_parity>; 213*06f32e7eSjoerg 214*06f32e7eSjoergdef: T_Q_RI_pat<S4_ntstbit_i, int_hexagon_S4_ntstbit_i>; 215*06f32e7eSjoergdef: T_Q_RR_pat<S4_ntstbit_r, int_hexagon_S4_ntstbit_r>; 216*06f32e7eSjoerg 217*06f32e7eSjoergdef: T_RI_pat<S4_clbaddi, int_hexagon_S4_clbaddi>; 218*06f32e7eSjoergdef: T_PI_pat<S4_clbpaddi, int_hexagon_S4_clbpaddi>; 219*06f32e7eSjoergdef: T_P_pat <S4_clbpnorm, int_hexagon_S4_clbpnorm>; 220*06f32e7eSjoerg 221*06f32e7eSjoerg//******************************************************************* 222*06f32e7eSjoerg// ALU32/ALU 223*06f32e7eSjoerg//******************************************************************* 224*06f32e7eSjoerg 225*06f32e7eSjoerg// ALU32 / ALU / Logical Operations. 226*06f32e7eSjoergdef: T_RR_pat<A4_andn, int_hexagon_A4_andn>; 227*06f32e7eSjoergdef: T_RR_pat<A4_orn, int_hexagon_A4_orn>; 228*06f32e7eSjoerg 229*06f32e7eSjoerg//******************************************************************* 230*06f32e7eSjoerg// ALU32/PERM 231*06f32e7eSjoerg//******************************************************************* 232*06f32e7eSjoerg 233*06f32e7eSjoerg// Combine Words Into Doublewords. 234*06f32e7eSjoergdef: T_RI_pat<A4_combineri, int_hexagon_A4_combineri, s32_0ImmPred>; 235*06f32e7eSjoergdef: T_IR_pat<A4_combineir, int_hexagon_A4_combineir, s32_0ImmPred>; 236*06f32e7eSjoerg 237*06f32e7eSjoerg//******************************************************************* 238*06f32e7eSjoerg// ALU32/PRED 239*06f32e7eSjoerg//******************************************************************* 240*06f32e7eSjoerg 241*06f32e7eSjoerg// Compare 242*06f32e7eSjoergdef : T_Q_RI_pat<C4_cmpneqi, int_hexagon_C4_cmpneqi, s32_0ImmPred>; 243*06f32e7eSjoergdef : T_Q_RI_pat<C4_cmpltei, int_hexagon_C4_cmpltei, s32_0ImmPred>; 244*06f32e7eSjoergdef : T_Q_RI_pat<C4_cmplteui, int_hexagon_C4_cmplteui, u32_0ImmPred>; 245*06f32e7eSjoerg 246*06f32e7eSjoerg// Compare To General Register. 247*06f32e7eSjoergdef: T_Q_RR_pat<C4_cmpneq, int_hexagon_C4_cmpneq>; 248*06f32e7eSjoergdef: T_Q_RR_pat<C4_cmplte, int_hexagon_C4_cmplte>; 249*06f32e7eSjoergdef: T_Q_RR_pat<C4_cmplteu, int_hexagon_C4_cmplteu>; 250*06f32e7eSjoerg 251*06f32e7eSjoergdef: T_RR_pat<A4_rcmpeq, int_hexagon_A4_rcmpeq>; 252*06f32e7eSjoergdef: T_RR_pat<A4_rcmpneq, int_hexagon_A4_rcmpneq>; 253*06f32e7eSjoerg 254*06f32e7eSjoergdef: T_RI_pat<A4_rcmpeqi, int_hexagon_A4_rcmpeqi>; 255*06f32e7eSjoergdef: T_RI_pat<A4_rcmpneqi, int_hexagon_A4_rcmpneqi>; 256*06f32e7eSjoerg 257*06f32e7eSjoerg//******************************************************************* 258*06f32e7eSjoerg// CR 259*06f32e7eSjoerg//******************************************************************* 260*06f32e7eSjoerg 261*06f32e7eSjoerg// CR / Logical Operations On Predicates. 262*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_and_and, int_hexagon_C4_and_and>; 263*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_and_andn, int_hexagon_C4_and_andn>; 264*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_and_or, int_hexagon_C4_and_or>; 265*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_and_orn, int_hexagon_C4_and_orn>; 266*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_or_and, int_hexagon_C4_or_and>; 267*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_or_andn, int_hexagon_C4_or_andn>; 268*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_or_or, int_hexagon_C4_or_or>; 269*06f32e7eSjoergdef: T_Q_QQQ_pat<C4_or_orn, int_hexagon_C4_or_orn>; 270*06f32e7eSjoerg 271*06f32e7eSjoerg//******************************************************************* 272*06f32e7eSjoerg// XTYPE/ALU 273*06f32e7eSjoerg//******************************************************************* 274*06f32e7eSjoerg 275*06f32e7eSjoerg// Add And Accumulate. 276*06f32e7eSjoerg 277*06f32e7eSjoergdef : T_RRI_pat <S4_addaddi, int_hexagon_S4_addaddi>; 278*06f32e7eSjoergdef : T_RIR_pat <S4_subaddi, int_hexagon_S4_subaddi>; 279*06f32e7eSjoerg 280*06f32e7eSjoerg 281*06f32e7eSjoerg// XTYPE / ALU / Logical-logical Words. 282*06f32e7eSjoergdef : T_RRR_pat <M4_or_xor, int_hexagon_M4_or_xor>; 283*06f32e7eSjoergdef : T_RRR_pat <M4_and_xor, int_hexagon_M4_and_xor>; 284*06f32e7eSjoergdef : T_RRR_pat <M4_or_and, int_hexagon_M4_or_and>; 285*06f32e7eSjoergdef : T_RRR_pat <M4_and_and, int_hexagon_M4_and_and>; 286*06f32e7eSjoergdef : T_RRR_pat <M4_xor_and, int_hexagon_M4_xor_and>; 287*06f32e7eSjoergdef : T_RRR_pat <M4_or_or, int_hexagon_M4_or_or>; 288*06f32e7eSjoergdef : T_RRR_pat <M4_and_or, int_hexagon_M4_and_or>; 289*06f32e7eSjoergdef : T_RRR_pat <M4_xor_or, int_hexagon_M4_xor_or>; 290*06f32e7eSjoergdef : T_RRR_pat <M4_or_andn, int_hexagon_M4_or_andn>; 291*06f32e7eSjoergdef : T_RRR_pat <M4_and_andn, int_hexagon_M4_and_andn>; 292*06f32e7eSjoergdef : T_RRR_pat <M4_xor_andn, int_hexagon_M4_xor_andn>; 293*06f32e7eSjoerg 294*06f32e7eSjoergdef : T_RRI_pat <S4_or_andi, int_hexagon_S4_or_andi>; 295*06f32e7eSjoergdef : T_RRI_pat <S4_or_andix, int_hexagon_S4_or_andix>; 296*06f32e7eSjoergdef : T_RRI_pat <S4_or_ori, int_hexagon_S4_or_ori>; 297*06f32e7eSjoerg 298*06f32e7eSjoerg// Modulo wrap. 299*06f32e7eSjoergdef : T_RR_pat <A4_modwrapu, int_hexagon_A4_modwrapu>; 300*06f32e7eSjoerg 301*06f32e7eSjoerg// Arithmetic/Convergent round 302*06f32e7eSjoerg// Rd=[cround|round](Rs,Rt)[:sat] 303*06f32e7eSjoerg// Rd=[cround|round](Rs,#u5)[:sat] 304*06f32e7eSjoergdef : T_RI_pat <A4_cround_ri, int_hexagon_A4_cround_ri>; 305*06f32e7eSjoergdef : T_RR_pat <A4_cround_rr, int_hexagon_A4_cround_rr>; 306*06f32e7eSjoerg 307*06f32e7eSjoergdef : T_RI_pat <A4_round_ri, int_hexagon_A4_round_ri>; 308*06f32e7eSjoergdef : T_RR_pat <A4_round_rr, int_hexagon_A4_round_rr>; 309*06f32e7eSjoerg 310*06f32e7eSjoergdef : T_RI_pat <A4_round_ri_sat, int_hexagon_A4_round_ri_sat>; 311*06f32e7eSjoergdef : T_RR_pat <A4_round_rr_sat, int_hexagon_A4_round_rr_sat>; 312*06f32e7eSjoerg 313*06f32e7eSjoergdef : T_P_pat <A2_roundsat, int_hexagon_A2_roundsat>; 314*06f32e7eSjoerg 315*06f32e7eSjoerg//Rdd[+]=vrmpybsu(Rss,Rtt) 316*06f32e7eSjoerg//Rdd[+]=vrmpybuu(Rss,Rtt) 317*06f32e7eSjoergdef : T_PP_pat <M5_vrmpybsu, int_hexagon_M5_vrmpybsu>; 318*06f32e7eSjoergdef : T_PP_pat <M5_vrmpybuu, int_hexagon_M5_vrmpybuu>; 319*06f32e7eSjoerg 320*06f32e7eSjoergdef : T_PP_pat <M5_vdmpybsu, int_hexagon_M5_vdmpybsu>; 321*06f32e7eSjoerg 322*06f32e7eSjoergdef : T_PPP_pat <M5_vrmacbsu, int_hexagon_M5_vrmacbsu>; 323*06f32e7eSjoergdef : T_PPP_pat <M5_vrmacbuu, int_hexagon_M5_vrmacbuu>; 324*06f32e7eSjoerg//Rxx+=vdmpybsu(Rss,Rtt):sat 325*06f32e7eSjoergdef : T_PPP_pat <M5_vdmacbsu, int_hexagon_M5_vdmacbsu>; 326*06f32e7eSjoerg 327*06f32e7eSjoerg// Vector multiply bytes 328*06f32e7eSjoerg// Rdd=vmpyb[s]u(Rs,Rt) 329*06f32e7eSjoergdef : T_RR_pat <M5_vmpybsu, int_hexagon_M5_vmpybsu>; 330*06f32e7eSjoergdef : T_RR_pat <M5_vmpybuu, int_hexagon_M5_vmpybuu>; 331*06f32e7eSjoerg 332*06f32e7eSjoerg// Rxx+=vmpyb[s]u(Rs,Rt) 333*06f32e7eSjoergdef : T_PRR_pat <M5_vmacbsu, int_hexagon_M5_vmacbsu>; 334*06f32e7eSjoergdef : T_PRR_pat <M5_vmacbuu, int_hexagon_M5_vmacbuu>; 335*06f32e7eSjoerg 336*06f32e7eSjoerg// Rd=vaddhub(Rss,Rtt):sat 337*06f32e7eSjoergdef : T_PP_pat <A5_vaddhubs, int_hexagon_A5_vaddhubs>; 338*06f32e7eSjoerg 339*06f32e7eSjoergdef : T_FF_pat<F2_sfadd, int_hexagon_F2_sfadd>; 340*06f32e7eSjoergdef : T_FF_pat<F2_sfsub, int_hexagon_F2_sfsub>; 341*06f32e7eSjoergdef : T_FF_pat<F2_sfmpy, int_hexagon_F2_sfmpy>; 342*06f32e7eSjoergdef : T_FF_pat<F2_sfmax, int_hexagon_F2_sfmax>; 343*06f32e7eSjoergdef : T_FF_pat<F2_sfmin, int_hexagon_F2_sfmin>; 344*06f32e7eSjoerg 345*06f32e7eSjoergdef : T_FF_pat<F2_sffixupn, int_hexagon_F2_sffixupn>; 346*06f32e7eSjoergdef : T_FF_pat<F2_sffixupd, int_hexagon_F2_sffixupd>; 347*06f32e7eSjoergdef : T_F_pat <F2_sffixupr, int_hexagon_F2_sffixupr>; 348*06f32e7eSjoerg 349*06f32e7eSjoergdef : T_Q_QQ_pat<C4_fastcorner9, int_hexagon_C4_fastcorner9>; 350*06f32e7eSjoergdef : T_Q_QQ_pat<C4_fastcorner9_not, int_hexagon_C4_fastcorner9_not>; 351*06f32e7eSjoerg 352*06f32e7eSjoergdef : T_P_pat <S5_popcountp, int_hexagon_S5_popcountp>; 353*06f32e7eSjoergdef : T_PI_pat <S5_asrhub_sat, int_hexagon_S5_asrhub_sat>; 354*06f32e7eSjoerg 355*06f32e7eSjoergdef : T_PI_pat <S2_asr_i_p_rnd, int_hexagon_S2_asr_i_p_rnd>; 356*06f32e7eSjoergdef : T_PI_pat <S2_asr_i_p_rnd_goodsyntax, 357*06f32e7eSjoerg int_hexagon_S2_asr_i_p_rnd_goodsyntax>; 358*06f32e7eSjoerg 359*06f32e7eSjoergdef : T_PI_pat <S5_asrhub_rnd_sat_goodsyntax, 360*06f32e7eSjoerg int_hexagon_S5_asrhub_rnd_sat_goodsyntax>; 361*06f32e7eSjoerg 362*06f32e7eSjoergdef : T_PI_pat <S5_vasrhrnd_goodsyntax, int_hexagon_S5_vasrhrnd_goodsyntax>; 363*06f32e7eSjoerg 364*06f32e7eSjoergdef : T_FFF_pat <F2_sffma, int_hexagon_F2_sffma>; 365*06f32e7eSjoergdef : T_FFF_pat <F2_sffms, int_hexagon_F2_sffms>; 366*06f32e7eSjoergdef : T_FFF_pat <F2_sffma_lib, int_hexagon_F2_sffma_lib>; 367*06f32e7eSjoergdef : T_FFF_pat <F2_sffms_lib, int_hexagon_F2_sffms_lib>; 368*06f32e7eSjoergdef : T_FFFQ_pat <F2_sffma_sc, int_hexagon_F2_sffma_sc>; 369*06f32e7eSjoerg 370*06f32e7eSjoerg// Compare floating-point value 371*06f32e7eSjoergdef : T_Q_FF_pat <F2_sfcmpge, int_hexagon_F2_sfcmpge>; 372*06f32e7eSjoergdef : T_Q_FF_pat <F2_sfcmpuo, int_hexagon_F2_sfcmpuo>; 373*06f32e7eSjoergdef : T_Q_FF_pat <F2_sfcmpeq, int_hexagon_F2_sfcmpeq>; 374*06f32e7eSjoergdef : T_Q_FF_pat <F2_sfcmpgt, int_hexagon_F2_sfcmpgt>; 375*06f32e7eSjoerg 376*06f32e7eSjoergdef : T_Q_DD_pat <F2_dfcmpeq, int_hexagon_F2_dfcmpeq>; 377*06f32e7eSjoergdef : T_Q_DD_pat <F2_dfcmpgt, int_hexagon_F2_dfcmpgt>; 378*06f32e7eSjoergdef : T_Q_DD_pat <F2_dfcmpge, int_hexagon_F2_dfcmpge>; 379*06f32e7eSjoergdef : T_Q_DD_pat <F2_dfcmpuo, int_hexagon_F2_dfcmpuo>; 380*06f32e7eSjoerg 381*06f32e7eSjoerg// Create floating-point value 382*06f32e7eSjoergdef : T_I_pat <F2_sfimm_p, int_hexagon_F2_sfimm_p>; 383*06f32e7eSjoergdef : T_I_pat <F2_sfimm_n, int_hexagon_F2_sfimm_n>; 384*06f32e7eSjoergdef : T_I_pat <F2_dfimm_p, int_hexagon_F2_dfimm_p>; 385*06f32e7eSjoergdef : T_I_pat <F2_dfimm_n, int_hexagon_F2_dfimm_n>; 386*06f32e7eSjoerg 387*06f32e7eSjoergdef : T_Q_DI_pat <F2_dfclass, int_hexagon_F2_dfclass>; 388*06f32e7eSjoergdef : T_Q_FI_pat <F2_sfclass, int_hexagon_F2_sfclass>; 389*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2df, int_hexagon_F2_conv_sf2df>; 390*06f32e7eSjoergdef : T_D_pat <F2_conv_df2sf, int_hexagon_F2_conv_df2sf>; 391*06f32e7eSjoergdef : T_R_pat <F2_conv_uw2sf, int_hexagon_F2_conv_uw2sf>; 392*06f32e7eSjoergdef : T_R_pat <F2_conv_uw2df, int_hexagon_F2_conv_uw2df>; 393*06f32e7eSjoergdef : T_R_pat <F2_conv_w2sf, int_hexagon_F2_conv_w2sf>; 394*06f32e7eSjoergdef : T_R_pat <F2_conv_w2df, int_hexagon_F2_conv_w2df>; 395*06f32e7eSjoergdef : T_P_pat <F2_conv_ud2sf, int_hexagon_F2_conv_ud2sf>; 396*06f32e7eSjoergdef : T_P_pat <F2_conv_ud2df, int_hexagon_F2_conv_ud2df>; 397*06f32e7eSjoergdef : T_P_pat <F2_conv_d2sf, int_hexagon_F2_conv_d2sf>; 398*06f32e7eSjoergdef : T_P_pat <F2_conv_d2df, int_hexagon_F2_conv_d2df>; 399*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2uw, int_hexagon_F2_conv_sf2uw>; 400*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2w, int_hexagon_F2_conv_sf2w>; 401*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2ud, int_hexagon_F2_conv_sf2ud>; 402*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2d, int_hexagon_F2_conv_sf2d>; 403*06f32e7eSjoergdef : T_D_pat <F2_conv_df2uw, int_hexagon_F2_conv_df2uw>; 404*06f32e7eSjoergdef : T_D_pat <F2_conv_df2w, int_hexagon_F2_conv_df2w>; 405*06f32e7eSjoergdef : T_D_pat <F2_conv_df2ud, int_hexagon_F2_conv_df2ud>; 406*06f32e7eSjoergdef : T_D_pat <F2_conv_df2d, int_hexagon_F2_conv_df2d>; 407*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2uw_chop, int_hexagon_F2_conv_sf2uw_chop>; 408*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2w_chop, int_hexagon_F2_conv_sf2w_chop>; 409*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2ud_chop, int_hexagon_F2_conv_sf2ud_chop>; 410*06f32e7eSjoergdef : T_F_pat <F2_conv_sf2d_chop, int_hexagon_F2_conv_sf2d_chop>; 411*06f32e7eSjoergdef : T_D_pat <F2_conv_df2uw_chop, int_hexagon_F2_conv_df2uw_chop>; 412*06f32e7eSjoergdef : T_D_pat <F2_conv_df2w_chop, int_hexagon_F2_conv_df2w_chop>; 413*06f32e7eSjoergdef : T_D_pat <F2_conv_df2ud_chop, int_hexagon_F2_conv_df2ud_chop>; 414*06f32e7eSjoergdef : T_D_pat <F2_conv_df2d_chop, int_hexagon_F2_conv_df2d_chop>; 415