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H A Dpcie-octeon.c1152 union cvmx_pemx_bar_ctl pemx_bar_ctl; in __cvmx_pcie_rc_initialize_gen2() local
1392 pemx_bar_ctl.u64 = cvmx_read_csr(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_rc_initialize_gen2()
1393 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1*/ in __cvmx_pcie_rc_initialize_gen2()
1394 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_rc_initialize_gen2()
1395 pemx_bar_ctl.s.bar2_esx = 1; in __cvmx_pcie_rc_initialize_gen2()
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H A Dpcie-octeon.c1152 union cvmx_pemx_bar_ctl pemx_bar_ctl; in __cvmx_pcie_rc_initialize_gen2() local
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1394 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_rc_initialize_gen2()
1395 pemx_bar_ctl.s.bar2_esx = 1; in __cvmx_pcie_rc_initialize_gen2()
1396 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_rc_initialize_gen2()
1397 cvmx_write_csr(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_rc_initialize_gen2()
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1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
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1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
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1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
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1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
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1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
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1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
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1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-cubieboard/u-boot-2021.07/arch/mips/mach-octeon/
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1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-clearfog/u-boot-2021.07/arch/mips/mach-octeon/
H A Dcvmx-pcie.c1073 cvmx_pemx_bar_ctl_t pemx_bar_ctl; in __cvmx_pcie_sli_config() local
1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-cubieboard2/u-boot-2021.07/arch/mips/mach-octeon/
H A Dcvmx-pcie.c1073 cvmx_pemx_bar_ctl_t pemx_bar_ctl; in __cvmx_pcie_sli_config() local
1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-pandaboard/u-boot-2021.07/arch/mips/mach-octeon/
H A Dcvmx-pcie.c1073 cvmx_pemx_bar_ctl_t pemx_bar_ctl; in __cvmx_pcie_sli_config() local
1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-orangepi-zero/u-boot-2021.07/arch/mips/mach-octeon/
H A Dcvmx-pcie.c1073 cvmx_pemx_bar_ctl_t pemx_bar_ctl; in __cvmx_pcie_sli_config() local
1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()
/dports/sysutils/u-boot-orangepi-zero-plus/u-boot-2021.07/arch/mips/mach-octeon/
H A Dcvmx-pcie.c1073 cvmx_pemx_bar_ctl_t pemx_bar_ctl; in __cvmx_pcie_sli_config() local
1137 pemx_bar_ctl.u64 = CVMX_READ_CSR(CVMX_PEMX_BAR_CTL(pcie_port)); in __cvmx_pcie_sli_config()
1138 pemx_bar_ctl.s.bar1_siz = 3; /* 256MB BAR1 */ in __cvmx_pcie_sli_config()
1139 pemx_bar_ctl.s.bar2_enb = 1; in __cvmx_pcie_sli_config()
1140 pemx_bar_ctl.s.bar2_esx = _CVMX_PCIE_ES; in __cvmx_pcie_sli_config()
1141 pemx_bar_ctl.s.bar2_cax = 0; in __cvmx_pcie_sli_config()
1142 CVMX_WRITE_CSR(CVMX_PEMX_BAR_CTL(pcie_port), pemx_bar_ctl.u64); in __cvmx_pcie_sli_config()

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