xref: /netbsd/sys/dev/pci/if_rgereg.h (revision f8565d71)
1 /*	$NetBSD: if_rgereg.h,v 1.7 2022/12/21 05:19:15 nonaka Exp $	*/
2 /*	$OpenBSD: if_rgereg.h,v 1.6 2020/12/24 01:00:00 kevlo Exp $	*/
3 
4 /*
5  * Copyright (c) 2019, 2020 Kevin Lo <kevlo@openbsd.org>
6  *
7  * Permission to use, copy, modify, and distribute this software for any
8  * purpose with or without fee is hereby granted, provided that the above
9  * copyright notice and this permission notice appear in all copies.
10  *
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16  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
17  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
18  */
19 
20 #define RGE_PCI_BAR0		PCI_MAPREG_START
21 #define RGE_PCI_BAR1		(PCI_MAPREG_START + 4)
22 #define RGE_PCI_BAR2		(PCI_MAPREG_START + 8)
23 
24 #define RGE_MAC0		0x0000
25 #define RGE_MAC4		0x0004
26 #define RGE_MAR0		0x0008
27 #define RGE_MAR4		0x000c
28 #define RGE_TXDESC_ADDR_LO	0x0020
29 #define RGE_TXDESC_ADDR_HI	0x0024
30 #define RGE_CMD			0x0037
31 #define RGE_IMR			0x0038
32 #define RGE_ISR			0x003c
33 #define RGE_TXCFG		0x0040
34 #define RGE_RXCFG		0x0044
35 #define RGE_TIMERCNT		0x0048
36 #define RGE_EECMD		0x0050
37 #define RGE_CFG0		0x0051
38 #define RGE_CFG1		0x0052
39 #define RGE_CFG2		0x0053
40 #define RGE_CFG3		0x0054
41 #define RGE_CFG4		0x0055
42 #define RGE_CFG5		0x0056
43 #define RGE_TDFNR		0x0057
44 #define RGE_TIMERINT0		0x0058
45 #define RGE_TIMERINT1		0x005c
46 #define RGE_CSIDR		0x0064
47 #define RGE_CSIAR		0x0068
48 #define RGE_PHYSTAT		0x006c
49 #define RGE_PMCH		0x006f
50 #define RGE_EPHYAR		0x0080
51 #define RGE_TIMERINT2		0x008c
52 #define RGE_TXSTART		0x0090
53 #define RGE_MACOCP		0x00b0
54 #define RGE_PHYOCP		0x00b8
55 #define RGE_DLLPR		0x00d0
56 #define RGE_TWICMD		0x00d2
57 #define RGE_MCUCMD		0x00d3
58 #define RGE_RXMAXSIZE		0x00da
59 #define RGE_CPLUSCMD		0x00e0
60 #define RGE_IM			0x00e2
61 #define RGE_RXDESC_ADDR_LO	0x00e4
62 #define RGE_RXDESC_ADDR_HI	0x00e8
63 #define RGE_PPSW		0x00f2
64 #define RGE_TIMERINT3		0x00f4
65 #define RGE_INTMITI(i)		(0x0a00 + (i) * 4)
66 #define RGE_PHYBASE		0x0a40
67 #define RGE_ADDR0		0x19e0
68 #define RGE_ADDR1		0x19e4
69 #define RGE_EEE_TXIDLE_TIMER	0x6048
70 
71 /* Flags for register RGE_CMD */
72 #define RGE_CMD_RXBUF_EMPTY	0x01
73 #define RGE_CMD_TXENB		0x04
74 #define RGE_CMD_RXENB		0x08
75 #define RGE_CMD_RESET		0x10
76 
77 /* Flags for register RGE_ISR */
78 #define RGE_ISR_RX_OK		0x00000001
79 #define RGE_ISR_RX_ERR		0x00000002
80 #define RGE_ISR_TX_OK		0x00000004
81 #define RGE_ISR_TX_ERR		0x00000008
82 #define RGE_ISR_RX_DESC_UNAVAIL	0x00000010
83 #define RGE_ISR_LINKCHG		0x00000020
84 #define RGE_ISR_RX_FIFO_OFLOW	0x00000040
85 #define RGE_ISR_TX_DESC_UNAVAIL	0x00000080
86 #define RGE_ISR_SWI		0x00000100
87 #define RGE_ISR_PCS_TIMEOUT	0x00004000
88 #define RGE_ISR_SYSTEM_ERR	0x00008000
89 
90 #define RGE_INTRS		\
91 	(RGE_ISR_RX_OK | RGE_ISR_RX_ERR | RGE_ISR_TX_OK |		\
92 	RGE_ISR_TX_ERR | RGE_ISR_RX_DESC_UNAVAIL | RGE_ISR_LINKCHG |	\
93 	RGE_ISR_TX_DESC_UNAVAIL | RGE_ISR_PCS_TIMEOUT | RGE_ISR_SYSTEM_ERR)
94 
95 #define RGE_INTRS_TIMER		\
96 	(RGE_ISR_RX_ERR | RGE_ISR_TX_ERR | RGE_ISR_PCS_TIMEOUT |	\
97 	RGE_ISR_SYSTEM_ERR)
98 
99 /* Flags for register RGE_TXCFG */
100 #define RGE_TXCFG_HWREV		0x7cf00000
101 
102 /* Flags for register RGE_RXCFG */
103 #define RGE_RXCFG_ALLPHYS	0x00000001
104 #define RGE_RXCFG_INDIV		0x00000002
105 #define RGE_RXCFG_MULTI		0x00000004
106 #define RGE_RXCFG_BROAD		0x00000008
107 #define RGE_RXCFG_RUNT		0x00000010
108 #define RGE_RXCFG_ERRPKT	0x00000020
109 #define RGE_RXCFG_VLANSTRIP	0x00c00000
110 
111 /* Flags for register RGE_EECMD */
112 #define RGE_EECMD_WRITECFG	0xc0
113 
114 /* Flags for register RGE_CFG1 */
115 #define RGE_CFG1_PM_EN		0x01
116 #define RGE_CFG1_SPEED_DOWN	0x10
117 
118 /* Flags for register RGE_CFG2 */
119 #define RGE_CFG2_PMSTS_EN	0x20
120 #define RGE_CFG2_CLKREQ_EN	0x80
121 
122 /* Flags for register RGE_CFG3 */
123 #define RGE_CFG3_RDY_TO_L23	0x02
124 #define RGE_CFG3_WOL_LINK	0x10
125 #define RGE_CFG3_WOL_MAGIC	0x20
126 
127 /* Flags for register RGE_CFG5 */
128 #define RGE_CFG5_PME_STS	0x01
129 #define RGE_CFG5_WOL_LANWAKE	0x02
130 #define RGE_CFG5_WOL_UCAST	0x10
131 #define RGE_CFG5_WOL_MCAST	0x20
132 #define RGE_CFG5_WOL_BCAST	0x40
133 
134 /* Flags for register RGE_CSIAR */
135 #define RGE_CSIAR_BYTE_EN	0x0000000f
136 #define RGE_CSIAR_BYTE_EN_SHIFT	12
137 #define RGE_CSIAR_ADDR_MASK	0x00000fff
138 #define RGE_CSIAR_BUSY		0x80000000
139 
140 /* Flags for register RGE_PHYSTAT */
141 #define RGE_PHYSTAT_FDX		0x0001
142 #define RGE_PHYSTAT_LINK	0x0002
143 #define RGE_PHYSTAT_10MBPS	0x0004
144 #define RGE_PHYSTAT_100MBPS	0x0008
145 #define RGE_PHYSTAT_1000MBPS	0x0010
146 #define RGE_PHYSTAT_RXFLOW	0x0020
147 #define RGE_PHYSTAT_TXFLOW	0x0040
148 #define RGE_PHYSTAT_2500MBPS	0x0400
149 
150 /* Flags for register RGE_EPHYAR */
151 #define RGE_EPHYAR_DATA_MASK	0x0000ffff
152 #define RGE_EPHYAR_BUSY		0x80000000
153 #define RGE_EPHYAR_ADDR_MASK	0x0000007f
154 #define RGE_EPHYAR_ADDR_SHIFT	16
155 
156 /* Flags for register RGE_TXSTART */
157 #define RGE_TXSTART_START	0x0001
158 
159 /* Flags for register RGE_MACOCP */
160 #define RGE_MACOCP_DATA_MASK	0x0000ffff
161 #define RGE_MACOCP_BUSY		0x80000000
162 #define RGE_MACOCP_ADDR_SHIFT	16
163 
164 /* Flags for register RGE_PHYOCP */
165 #define RGE_PHYOCP_DATA_MASK	0x0000ffff
166 #define RGE_PHYOCP_BUSY		0x80000000
167 #define RGE_PHYOCP_ADDR_SHIFT	16
168 
169 /* Flags for register RGE_DLLPR. */
170 #define RGE_DLLPR_PFM_EN	0x40
171 #define RGE_DLLPR_TX_10M_PS_EN	0x80
172 
173 /* Flags for register RGE_MCUCMD */
174 #define RGE_MCUCMD_RXFIFO_EMPTY	0x10
175 #define RGE_MCUCMD_TXFIFO_EMPTY	0x20
176 #define RGE_MCUCMD_IS_OOB	0x80
177 
178 /* Flags for register RGE_CPLUSCMD */
179 #define RGE_CPLUSCMD_RXCSUM	0x0020
180 
181 #define RGE_TX_NSEGS		32
182 #define	RGE_TX_LIST_CNT		1024
183 #define	RGE_RX_LIST_CNT		1024
184 #define RGE_ALIGN		256
185 #define RGE_TX_LIST_SZ		(sizeof(struct rge_tx_desc) * RGE_TX_LIST_CNT)
186 #define RGE_RX_LIST_SZ		(sizeof(struct rge_rx_desc) * RGE_RX_LIST_CNT)
187 #define RGE_NEXT_TX_DESC(x)	(((x) + 1) % RGE_TX_LIST_CNT)
188 #define RGE_NEXT_RX_DESC(x)	(((x) + 1) % RGE_RX_LIST_CNT)
189 #define RGE_ADDR_LO(y)		((uint64_t) (y) & 0xffffffff)
190 #define RGE_ADDR_HI(y)		((uint64_t) (y) >> 32)
191 #define RGE_OWN(x)							\
192         (letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_OWN)
193 #define RGE_RXBYTES(x)							\
194         (letoh32((x)->hi_qword1.rx_qword4.rge_cmdsts) & RGE_RDCMDSTS_FRAGLEN)
195 
196 #define RGE_ADV_2500TFDX	0x0080
197 
198 /* Tx descriptor */
199 struct rge_tx_desc {
200 	uint32_t		rge_cmdsts;
201 	uint32_t		rge_extsts;
202 	uint32_t		rge_addrlo;
203 	uint32_t		rge_addrhi;
204 	uint32_t		reserved[4];
205 };
206 
207 #define RGE_TDCMDSTS_COLL	0x000f0000
208 #define RGE_TDCMDSTS_EXCESSCOLL	0x00100000
209 #define RGE_TDCMDSTS_TXERR	0x00800000
210 #define RGE_TDCMDSTS_EOF	0x10000000
211 #define RGE_TDCMDSTS_SOF	0x20000000
212 #define RGE_TDCMDSTS_EOR	0x40000000
213 #define RGE_TDCMDSTS_OWN	0x80000000
214 
215 #define RGE_TDEXTSTS_VTAG	0x00020000
216 #define RGE_TDEXTSTS_IPCSUM	0x20000000
217 #define RGE_TDEXTSTS_TCPCSUM	0x40000000
218 #define RGE_TDEXTSTS_UDPCSUM	0x80000000
219 
220 /* Rx descriptor */
221 struct rge_rx_desc {
222 	union {
223 		struct {
224 			uint32_t	rsvd0;
225 			uint32_t	rsvd1;
226 		} rx_qword0;
227 	} lo_qword0;
228 
229 	union {
230 		struct {
231 			uint32_t	rss;
232 			uint16_t	length;
233 			uint16_t	hdr_info;
234 		} rx_qword1;
235 
236 		struct {
237 			uint32_t	rsvd2;
238 			uint32_t	rsvd3;
239 		} rx_qword2;
240 	} lo_qword1;
241 
242 	union {
243 		uint64_t		rge_addr;
244 
245 		struct {
246 			uint64_t	timestamp;
247 		} rx_timestamp;
248 
249 		struct {
250 			uint32_t	rsvd4;
251 			uint32_t	rsvd5;
252 		} rx_qword3;
253 	} hi_qword0;
254 
255 	union {
256 		struct {
257 			uint32_t	rge_extsts;
258 			uint32_t	rge_cmdsts;
259 		} rx_qword4;
260 
261 		struct {
262 			uint16_t	rsvd6;
263 			uint16_t	rsvd7;
264 			uint32_t	rsvd8;
265 		} rx_ptp;
266 	} hi_qword1;
267 };
268 
269 #define RGE_RDCMDSTS_RXERRSUM	0x00100000
270 #define RGE_RDCMDSTS_EOF	0x01000000
271 #define RGE_RDCMDSTS_SOF	0x02000000
272 #define RGE_RDCMDSTS_EOR	0x40000000
273 #define RGE_RDCMDSTS_OWN	0x80000000
274 #define RGE_RDCMDSTS_FRAGLEN	0x00003fff
275 
276 #define RGE_RDEXTSTS_VTAG	0x00010000
277 #define RGE_RDEXTSTS_VLAN_MASK	0x0000ffff
278 #define RGE_RDEXTSTS_TCPCSUMERR 0x01000000
279 #define RGE_RDEXTSTS_UDPCSUMERR 0x02000000
280 #define RGE_RDEXTSTS_IPCSUMERR  0x04000000
281 #define RGE_RDEXTSTS_TCPPKT     0x10000000
282 #define RGE_RDEXTSTS_UDPPKT     0x20000000
283 #define RGE_RDEXTSTS_IPV4	0x40000000
284 #define RGE_RDEXTSTS_IPV6	0x80000000
285 
286 struct rge_txq {
287 	struct mbuf		*txq_mbuf;
288 	bus_dmamap_t		txq_dmamap;
289 	int			txq_descidx;
290 };
291 
292 struct rge_rxq {
293 	struct mbuf		*rxq_mbuf;
294 	bus_dmamap_t		rxq_dmamap;
295 };
296 
297 struct rge_list_data {
298 	struct rge_txq		rge_txq[RGE_TX_LIST_CNT];
299 	int			rge_txq_prodidx;
300 	int			rge_txq_considx;
301 	struct rge_rxq		rge_rxq[RGE_RX_LIST_CNT];
302 	int			rge_rxq_prodidx;
303 	int			rge_rxq_considx;
304 
305 	bus_dma_segment_t	rge_tx_listseg;
306 	int			rge_tx_listnseg;
307 	bus_dmamap_t		rge_tx_list_map;
308 	struct rge_tx_desc	*rge_tx_list;
309 	bus_dma_segment_t	rge_rx_listseg;
310 	int			rge_rx_listnseg;
311 	bus_dmamap_t		rge_rx_list_map;
312 	struct rge_rx_desc	*rge_rx_list;
313 };
314 
315 /* Microcode version */
316 #define RGE_MAC_CFG2_MCODE_VER	0x0b11
317 #define RGE_MAC_CFG3_MCODE_VER	0x0b33
318 #define RGE_MAC_CFG4_MCODE_VER	0x0b17
319 #define RGE_MAC_CFG5_MCODE_VER	0x0b36
320 
321 enum rge_mac_type {
322 	MAC_CFG_UNKNOWN = 1,
323 	MAC_CFG2,
324 	MAC_CFG3,
325 	MAC_CFG4,
326 	MAC_CFG5
327 };
328 
329 #define RGE_TIMEOUT		100
330 
331 #if 0
332 #define RGE_JUMBO_FRAMELEN	9216
333 #else
334 #define RGE_JUMBO_FRAMELEN	(MCLBYTES - ETHER_ALIGN)
335 #endif
336 #define RGE_JUMBO_MTU							\
337 	(RGE_JUMBO_FRAMELEN - ETHER_HDR_LEN - ETHER_CRC_LEN - 		\
338 	ETHER_VLAN_ENCAP_LEN)
339 
340 #define RGE_TXCFG_CONFIG	0x03000700
341 #define RGE_RXCFG_CONFIG	0x41c00700
342 
343 struct rge_softc {
344 	device_t		sc_dev;
345 	struct ethercom		sc_ec; 		/* Ethernet common data */
346 	void			*sc_ih;		/* interrupt vectoring */
347 	bus_space_handle_t	rge_bhandle;	/* bus space handle */
348 	bus_space_tag_t		rge_btag;	/* bus space tag */
349 	bus_size_t		rge_bsize;
350 	bus_dma_tag_t		sc_dmat;
351 	pci_chipset_tag_t	sc_pc;
352 	pcitag_t		sc_tag;
353 	bus_dma_segment_t 	sc_rx_seg;
354 	bus_dmamap_t		sc_rx_dmamap;
355 	struct ifmedia		sc_media;	/* media info */
356 	enum rge_mac_type	rge_type;
357 	struct mbuf		*rge_head;
358 	struct mbuf		*rge_tail;
359 
360 	struct rge_list_data	rge_ldata;
361 
362 	struct work		sc_task;
363 
364 	callout_t		sc_timeout;	/* tick timeout */
365 
366 	uint8_t 		sc_enaddr[ETHER_ADDR_LEN];
367 	uint16_t		rge_mcodever;
368 	uint32_t		rge_flags;
369 #define RGE_FLAG_MSI		0x00000001
370 
371 	uint32_t		rge_intrs;
372 	uint32_t		rge_tx_ack;
373 	uint32_t		rge_rx_ack;
374 	int			rge_timerintr;
375 #define RGE_IMTYPE_NONE		0
376 #define RGE_IMTYPE_SIM		1
377 };
378 
379 /*
380  * Register space access macros.
381  */
382 #define RGE_WRITE_4(sc, reg, val)	\
383 	bus_space_write_4(sc->rge_btag, sc->rge_bhandle, reg, val)
384 #define RGE_WRITE_2(sc, reg, val)	\
385 	bus_space_write_2(sc->rge_btag, sc->rge_bhandle, reg, val)
386 #define RGE_WRITE_1(sc, reg, val)	\
387 	bus_space_write_1(sc->rge_btag, sc->rge_bhandle, reg, val)
388 
389 #define RGE_READ_4(sc, reg)		\
390 	bus_space_read_4(sc->rge_btag, sc->rge_bhandle, reg)
391 #define RGE_READ_2(sc, reg)		\
392 	bus_space_read_2(sc->rge_btag, sc->rge_bhandle, reg)
393 #define RGE_READ_1(sc, reg)		\
394 	bus_space_read_1(sc->rge_btag, sc->rge_bhandle, reg)
395 
396 #define RGE_SETBIT_4(sc, reg, val)	\
397 	RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) | (val))
398 #define RGE_SETBIT_2(sc, reg, val)	\
399 	RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) | (val))
400 #define RGE_SETBIT_1(sc, reg, val)	\
401 	RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) | (val))
402 
403 #define RGE_CLRBIT_4(sc, reg, val)	\
404 	RGE_WRITE_4(sc, reg, RGE_READ_4(sc, reg) & ~(val))
405 #define RGE_CLRBIT_2(sc, reg, val)	\
406 	RGE_WRITE_2(sc, reg, RGE_READ_2(sc, reg) & ~(val))
407 #define RGE_CLRBIT_1(sc, reg, val)	\
408 	RGE_WRITE_1(sc, reg, RGE_READ_1(sc, reg) & ~(val))
409 
410 #define RGE_EPHY_SETBIT(sc, reg, val)	\
411 	rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) | (val))
412 
413 #define RGE_EPHY_CLRBIT(sc, reg, val)	\
414 	rge_write_ephy(sc, reg, rge_read_ephy(sc, reg) & ~(val))
415 
416 #define RGE_PHY_SETBIT(sc, reg, val)	\
417 	rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) | (val))
418 
419 #define RGE_PHY_CLRBIT(sc, reg, val)	\
420 	rge_write_phy_ocp(sc, reg, rge_read_phy_ocp(sc, reg) & ~(val))
421 
422 #define RGE_MAC_SETBIT(sc, reg, val)	\
423 	rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) | (val))
424 
425 #define RGE_MAC_CLRBIT(sc, reg, val)	\
426 	rge_write_mac_ocp(sc, reg, rge_read_mac_ocp(sc, reg) & ~(val))
427 
428 static const struct {
429 	uint16_t	reg;
430 	uint16_t	val;
431 } rtl8125_mac_bps[] = {
432 	{ 0xf800, 0xe008 }, { 0xf802, 0xe01e }, { 0xf804, 0xe02e },
433 	{ 0xf806, 0xe054 }, { 0xf808, 0xe057 }, { 0xf80a, 0xe059 },
434 	{ 0xf80c, 0xe0c2 }, { 0xf80e, 0xe0cb }, { 0xf810, 0x9996 },
435 	{ 0xf812, 0x49d1 }, { 0xf814, 0xf005 }, { 0xf816, 0x49d4 },
436 	{ 0xf818, 0xf10a }, { 0xf81a, 0x49d8 }, { 0xf81c, 0xf108 },
437 	{ 0xf81e, 0xc00f }, { 0xf820, 0x7100 }, { 0xf822, 0x209c },
438 	{ 0xf824, 0x249c }, { 0xf826, 0xc009 }, { 0xf828, 0x9900 },
439 	{ 0xf82a, 0xe004 }, { 0xf82c, 0xc006 }, { 0xf82e, 0x1900 },
440 	{ 0xf830, 0x9900 }, { 0xf832, 0xc602 }, { 0xf834, 0xbe00 },
441 	{ 0xf836, 0x5a48 }, { 0xf838, 0xe0c2 }, { 0xf83a, 0x0004 },
442 	{ 0xf83c, 0xe10a }, { 0xf83e, 0xc60f }, { 0xf840, 0x73c4 },
443 	{ 0xf842, 0x49b3 }, { 0xf844, 0xf106 }, { 0xf846, 0x73c2 },
444 	{ 0xf848, 0xc608 }, { 0xf84a, 0xb406 }, { 0xf84c, 0xc609 },
445 	{ 0xf84e, 0xff80 }, { 0xf850, 0xc605 }, { 0xf852, 0xb406 },
446 	{ 0xf854, 0xc605 }, { 0xf856, 0xff80 }, { 0xf858, 0x0544 },
447 	{ 0xf85a, 0x0568 }, { 0xf85c, 0xe906 }, { 0xf85e, 0xcde8 },
448 	{ 0xf860, 0xc724 }, { 0xf862, 0xc624 }, { 0xf864, 0x9ee2 },
449 	{ 0xf866, 0x1e01 }, { 0xf868, 0x9ee0 }, { 0xf86a, 0x76e0 },
450 	{ 0xf86c, 0x49e0 }, { 0xf86e, 0xf1fe }, { 0xf870, 0x76e6 },
451 	{ 0xf872, 0x486d }, { 0xf874, 0x4868 }, { 0xf876, 0x9ee4 },
452 	{ 0xf878, 0x1e03 }, { 0xf87a, 0x9ee0 }, { 0xf87c, 0x76e0 },
453 	{ 0xf87e, 0x49e0 }, { 0xf880, 0xf1fe }, { 0xf882, 0xc615 },
454 	{ 0xf884, 0x9ee2 }, { 0xf886, 0x1e01 }, { 0xf888, 0x9ee0 },
455 	{ 0xf88a, 0x76e0 }, { 0xf88c, 0x49e0 }, { 0xf88e, 0xf1fe },
456 	{ 0xf890, 0x76e6 }, { 0xf892, 0x486f }, { 0xf894, 0x9ee4 },
457 	{ 0xf896, 0x1e03 }, { 0xf898, 0x9ee0 }, { 0xf89a, 0x76e0 },
458 	{ 0xf89c, 0x49e0 }, { 0xf89e, 0xf1fe }, { 0xf8a0, 0x7196 },
459 	{ 0xf8a2, 0xc702 }, { 0xf8a4, 0xbf00 }, { 0xf8a6, 0x5a44 },
460 	{ 0xf8a8, 0xeb0e }, { 0xf8aa, 0x0070 }, { 0xf8ac, 0x00c3 },
461 	{ 0xf8ae, 0x1bc0 }, { 0xf8b0, 0xc602 }, { 0xf8b2, 0xbe00 },
462 	{ 0xf8b4, 0x0e26 }, { 0xf8b6, 0xc602 }, { 0xf8b8, 0xbe00 },
463 	{ 0xf8ba, 0x0eba }, { 0xf8bc, 0x1501 }, { 0xf8be, 0xf02a },
464 	{ 0xf8c0, 0x1500 }, { 0xf8c2, 0xf15d }, { 0xf8c4, 0xc661 },
465 	{ 0xf8c6, 0x75c8 }, { 0xf8c8, 0x49d5 }, { 0xf8ca, 0xf00a },
466 	{ 0xf8cc, 0x49d6 }, { 0xf8ce, 0xf008 }, { 0xf8d0, 0x49d7 },
467 	{ 0xf8d2, 0xf006 }, { 0xf8d4, 0x49d8 }, { 0xf8d6, 0xf004 },
468 	{ 0xf8d8, 0x75d2 }, { 0xf8da, 0x49d9 }, { 0xf8dc, 0xf150 },
469 	{ 0xf8de, 0xc553 }, { 0xf8e0, 0x77a0 }, { 0xf8e2, 0x75c8 },
470 	{ 0xf8e4, 0x4855 }, { 0xf8e6, 0x4856 }, { 0xf8e8, 0x4857 },
471 	{ 0xf8ea, 0x4858 }, { 0xf8ec, 0x48da }, { 0xf8ee, 0x48db },
472 	{ 0xf8f0, 0x49fe }, { 0xf8f2, 0xf002 }, { 0xf8f4, 0x485a },
473 	{ 0xf8f6, 0x49ff }, { 0xf8f8, 0xf002 }, { 0xf8fa, 0x485b },
474 	{ 0xf8fc, 0x9dc8 }, { 0xf8fe, 0x75d2 }, { 0xf900, 0x4859 },
475 	{ 0xf902, 0x9dd2 }, { 0xf904, 0xc643 }, { 0xf906, 0x75c0 },
476 	{ 0xf908, 0x49d4 }, { 0xf90a, 0xf033 }, { 0xf90c, 0x49d0 },
477 	{ 0xf90e, 0xf137 }, { 0xf910, 0xe030 }, { 0xf912, 0xc63a },
478 	{ 0xf914, 0x75c8 }, { 0xf916, 0x49d5 }, { 0xf918, 0xf00e },
479 	{ 0xf91a, 0x49d6 }, { 0xf91c, 0xf00c }, { 0xf91e, 0x49d7 },
480 	{ 0xf920, 0xf00a }, { 0xf922, 0x49d8 }, { 0xf924, 0xf008 },
481 	{ 0xf926, 0x75d2 }, { 0xf928, 0x49d9 }, { 0xf92a, 0xf005 },
482 	{ 0xf92c, 0xc62e }, { 0xf92e, 0x75c0 }, { 0xf930, 0x49d7 },
483 	{ 0xf932, 0xf125 }, { 0xf934, 0xc528 }, { 0xf936, 0x77a0 },
484 	{ 0xf938, 0xc627 }, { 0xf93a, 0x75c8 }, { 0xf93c, 0x4855 },
485 	{ 0xf93e, 0x4856 }, { 0xf940, 0x4857 }, { 0xf942, 0x4858 },
486 	{ 0xf944, 0x48da }, { 0xf946, 0x48db }, { 0xf948, 0x49fe },
487 	{ 0xf94a, 0xf002 }, { 0xf94c, 0x485a }, { 0xf94e, 0x49ff },
488 	{ 0xf950, 0xf002 }, { 0xf952, 0x485b }, { 0xf954, 0x9dc8 },
489 	{ 0xf956, 0x75d2 }, { 0xf958, 0x4859 }, { 0xf95a, 0x9dd2 },
490 	{ 0xf95c, 0xc616 }, { 0xf95e, 0x75c0 }, { 0xf960, 0x4857 },
491 	{ 0xf962, 0x9dc0 }, { 0xf964, 0xc613 }, { 0xf966, 0x75c0 },
492 	{ 0xf968, 0x49da }, { 0xf96a, 0xf003 }, { 0xf96c, 0x49d0 },
493 	{ 0xf96e, 0xf107 }, { 0xf970, 0xc60b }, { 0xf972, 0xc50e },
494 	{ 0xf974, 0x48d9 }, { 0xf976, 0x9dc0 }, { 0xf978, 0x4859 },
495 	{ 0xf97a, 0x9dc0 }, { 0xf97c, 0xc608 }, { 0xf97e, 0xc702 },
496 	{ 0xf980, 0xbf00 }, { 0xf982, 0x3ae0 }, { 0xf984, 0xe860 },
497 	{ 0xf986, 0xb400 }, { 0xf988, 0xb5d4 }, { 0xf98a, 0xe908 },
498 	{ 0xf98c, 0xe86c }, { 0xf98e, 0x1200 }, { 0xf990, 0xc409 },
499 	{ 0xf992, 0x6780 }, { 0xf994, 0x48f1 }, { 0xf996, 0x8f80 },
500 	{ 0xf998, 0xc404 }, { 0xf99a, 0xc602 }, { 0xf99c, 0xbe00 },
501 	{ 0xf99e, 0x10aa }, { 0xf9a0, 0xc010 }, { 0xf9a2, 0xea7c },
502 	{ 0xf9a4, 0xc602 }, { 0xf9a6, 0xbe00 }, { 0xf9a8, 0x0000 },
503 	{ 0xfc26, 0x8000 }, { 0xfc2a, 0x0540 }, { 0xfc2e, 0x0e24 },
504 	{ 0xfc30, 0x0eb8 }, { 0xfc32, 0x3a5c }, { 0xfc34, 0x10a8 },
505 	{ 0xfc48, 0x007a }
506 }, rtl8125b_mac_bps[] = {
507 	{ 0xf800, 0xe008 }, { 0xf802, 0xe013 }, { 0xf804, 0xe01e },
508 	{ 0xf806, 0xe02f }, { 0xf808, 0xe035 }, { 0xf80a, 0xe04f },
509 	{ 0xf80c, 0xe053 }, { 0xf80e, 0xe055 }, { 0xf810, 0x740a },
510 	{ 0xf812, 0x4846 }, { 0xf814, 0x4847 }, { 0xf816, 0x9c0a },
511 	{ 0xf818, 0xc607 }, { 0xf81a, 0x74c0 }, { 0xf81c, 0x48c6 },
512 	{ 0xf81e, 0x9cc0 }, { 0xf820, 0xc602 }, { 0xf822, 0xbe00 },
513 	{ 0xf824, 0x13f0 }, { 0xf826, 0xe054 }, { 0xf828, 0x72ca },
514 	{ 0xf82a, 0x4826 }, { 0xf82c, 0x4827 }, { 0xf82e, 0x9aca },
515 	{ 0xf830, 0xc607 }, { 0xf832, 0x72c0 }, { 0xf834, 0x48a6 },
516 	{ 0xf836, 0x9ac0 }, { 0xf838, 0xc602 }, { 0xf83a, 0xbe00 },
517 	{ 0xf83c, 0x081c }, { 0xf83e, 0xe054 }, { 0xf840, 0xc60f },
518 	{ 0xf842, 0x74c4 }, { 0xf844, 0x49cc }, { 0xf846, 0xf109 },
519 	{ 0xf848, 0xc60c }, { 0xf84a, 0x74ca }, { 0xf84c, 0x48c7 },
520 	{ 0xf84e, 0x9cca }, { 0xf850, 0xc609 }, { 0xf852, 0x74c0 },
521 	{ 0xf854, 0x4846 }, { 0xf856, 0x9cc0 }, { 0xf858, 0xc602 },
522 	{ 0xf85a, 0xbe00 }, { 0xf85c, 0x2494 }, { 0xf85e, 0xe092 },
523 	{ 0xf860, 0xe0c0 }, { 0xf862, 0xe054 }, { 0xf864, 0x7420 },
524 	{ 0xf866, 0x48c0 }, { 0xf868, 0x9c20 }, { 0xf86a, 0x7444 },
525 	{ 0xf86c, 0xc602 }, { 0xf86e, 0xbe00 }, { 0xf870, 0x12dc },
526 	{ 0xf872, 0x733a }, { 0xf874, 0x21b5 }, { 0xf876, 0x25bc },
527 	{ 0xf878, 0x1304 }, { 0xf87a, 0xf111 }, { 0xf87c, 0x1b12 },
528 	{ 0xf87e, 0x1d2a }, { 0xf880, 0x3168 }, { 0xf882, 0x3ada },
529 	{ 0xf884, 0x31ab }, { 0xf886, 0x1a00 }, { 0xf888, 0x9ac0 },
530 	{ 0xf88a, 0x1300 }, { 0xf88c, 0xf1fb }, { 0xf88e, 0x7620 },
531 	{ 0xf890, 0x236e }, { 0xf892, 0x276f }, { 0xf894, 0x1a3c },
532 	{ 0xf896, 0x22a1 }, { 0xf898, 0x41b5 }, { 0xf89a, 0x9ee2 },
533 	{ 0xf89c, 0x76e4 }, { 0xf89e, 0x486f }, { 0xf8a0, 0x9ee4 },
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535 	{ 0xf8a8, 0x733a }, { 0xf8aa, 0x49bb }, { 0xf8ac, 0xc602 },
536 	{ 0xf8ae, 0xbe00 }, { 0xf8b0, 0x47a2 }, { 0xf8b2, 0xc602 },
537 	{ 0xf8b4, 0xbe00 }, { 0xf8b6, 0x0000 }, { 0xf8b8, 0xc602 },
538 	{ 0xf8ba, 0xbe00 }, { 0xf8bc, 0x0000 }, { 0xfc26, 0x8000 },
539 	{ 0xfc28, 0x13e6 }, { 0xfc2a, 0x0812 }, { 0xfc2c, 0x248c },
540 	{ 0xfc2e, 0x12da }, { 0xfc30, 0x4a20 }, { 0xfc32, 0x47a0 },
541 	{ 0xfc48, 0x003f }
542 };
543 
544 static const struct {
545 	uint16_t	reg;
546 	uint16_t	val;
547 } rtl8125_mac_cfg2_ephy[] = {
548 	{ 0x0001, 0xa812 }, { 0x0009, 0x520c }, { 0x0004, 0xd000 },
549 	{ 0x000d, 0xf702 }, { 0x000a, 0x8653 }, { 0x0006, 0x001e },
550 	{ 0x0008, 0x3595 }, { 0x0020, 0x9455 }, { 0x0021, 0x99ff },
551 	{ 0x0002, 0x6046 }, { 0x0029, 0xfe00 }, { 0x0023, 0xab62 },
552 	{ 0x0041, 0xa80c }, { 0x0049, 0x520c }, { 0x0044, 0xd000 },
553 	{ 0x004d, 0xf702 }, { 0x004a, 0x8653 }, { 0x0046, 0x001e },
554 	{ 0x0048, 0x3595 }, { 0x0060, 0x9455 }, { 0x0061, 0x99ff },
555 	{ 0x0042, 0x6046 }, { 0x0069, 0xfe00 }, { 0x0063, 0xab62 }
556 }, rtl8125_mac_cfg3_ephy[] = {
557 	{ 0x0004, 0xd000 }, { 0x000a, 0x8653 }, { 0x0023, 0xab66 },
558 	{ 0x0020, 0x9455 }, { 0x0021, 0x99ff }, { 0x0029, 0xfe04 },
559 	{ 0x0044, 0xd000 }, { 0x004a, 0x8653 }, { 0x0063, 0xab66 },
560 	{ 0x0060, 0x9455 }, { 0x0061, 0x99ff }, { 0x0069, 0xfe04 }
561 }, rtl8125_mac_cfg4_ephy[] = {
562 	{ 0x0006, 0x001f }, { 0x000a, 0xb66b }, { 0x0001, 0xa852 },
563 	{ 0x0024, 0x0008 }, { 0x002f, 0x6052 }, { 0x000d, 0xf716 },
564 	{ 0x0020, 0xd477 }, { 0x0021, 0x4477 }, { 0x0022, 0x0013 },
565 	{ 0x0023, 0xbb66 }, { 0x000b, 0xa909 }, { 0x0029, 0xff04 },
566 	{ 0x001b, 0x1ea0 }, { 0x0046, 0x001f }, { 0x004a, 0xb66b },
567 	{ 0x0041, 0xa84a }, { 0x0064, 0x000c }, { 0x006f, 0x604a },
568 	{ 0x004d, 0xf716 }, { 0x0060, 0xd477 }, { 0x0061, 0x4477 },
569 	{ 0x0062, 0x0013 }, { 0x0063, 0xbb66 }, { 0x004b, 0xa909 },
570 	{ 0x0069, 0xff04 }, { 0x005b, 0x1ea0 }
571 }, rtl8125_mac_cfg5_ephy[] = {
572 	{ 0x000b, 0xa908 }, { 0x001e, 0x20eb }, { 0x004b, 0xa908 },
573 	{ 0x005e, 0x20eb }
574 };
575 
576 #define RTL8125_MAC_CFG2_MCU	\
577 	{ 0xa436, 0xa016 },	\
578 	{ 0xa438, 0x0000 },	\
579 	{ 0xa436, 0xa012 },	\
580 	{ 0xa438, 0x0000 },	\
581 	{ 0xa436, 0xa014 },	\
582 	{ 0xa438, 0x1800 },	\
583 	{ 0xa438, 0x8010 },	\
584 	{ 0xa438, 0x1800 },	\
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866 	{ 0xa438, 0xa50f },	\
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878 	{ 0xa438, 0x1800 },	\
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