1Checking example in Netlist.pm 2 Module $root $root 3 Module v_hier_top v_hier_top 4 input clk 5 Cell missing 6 Cell recursive 7 Module v_recursive v_hier_top.recursive 8 Cell recurse 9 Cell sub 10 .avec({avec[3],avec[2:0]}) 11 .clk(1'b0) 12 .qvec(qvec[3:0]) 13 Module v_hier_sub v_hier_top.sub 14 input avec 15 input clk 16 output qvec 17 Cell subsub0 18 .a(a1) 19 .q(qvec[0]) 20 Module v_hier_subsub v_hier_top.sub.subsub0 21 input a 22 output q 23 Cell subsub2 24 .a(1'b0) 25 .q(qvec[2]) 26 Module v_hier_subsub v_hier_top.sub.subsub2 27 input a 28 output q 29 Module v_hier_top2 v_hier_top2 30 input clk 31 inoutput iosig 32 Cell noport 33 Module v_hier_noport v_hier_top2.noport 34 Cell noporta 35 Module v_hier_noport v_hier_top2.noporta 36 Cell noportp 37 Module v_hier_noport v_hier_top2.noportp 38Dump 39Module:$root Kwd:root_module File:verilog/v_hier_top.v 40 Net:GLOBAL_PARAM DeclT:localparam NetT: DataT: Array: Value:1 41Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v 42 Net:P DeclT:parameter NetT: DataT: Array: 43 Net:internal DeclT:var NetT: DataT:reg Array: 44Module:v_hier_sub Kwd:module File:verilog/v_hier_sub.v 45 Port:avec Dir:in DataT:[3:0] Array: 46 Port:clk Dir:in DataT: Array: 47 Port:qvec Dir:out DataT:[3:0] Array: 48 Net:FROM_DEFPARAM DeclT:parameter NetT: DataT: Array: Value:1 49 Net:K DeclT:genvar NetT: DataT: Array: 50 Net:K_UNUSED DeclT:genvar NetT: DataT: Array: 51 Net:a1 I DeclT:net NetT:supply1 DataT: Array: 52 Net:avec O DeclT:port NetT: DataT:[3:0] Array: 3:0 53 Net:clk O DeclT:port NetT: DataT: Array: 54 Net:qvec I DeclT:port NetT: DataT:[3:0] Array: 3:0 55 Cell:subsub0 is-a:v_hier_subsub .IGNORED('sh20) 56 Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v 57 Pin:a Net:a1 58 Port:a Dir:in DataT:signed Array: 59 Net:a1 I DeclT:net NetT:supply1 DataT: Array: 60 Pin:q Net:qvec[0] 61 Port:q Dir:out DataT: Array: 62 Cell:subsub2 is-a:v_hier_subsub 63 Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v 64 Pin:a Net:1'b0 65 Port:a Dir:in DataT:signed Array: 66 Pin:q Net:qvec[2] 67 Port:q Dir:out DataT: Array: 68Module:v_hier_subsub Kwd:module File:verilog/v_hier_subsub.v 69 Port:a Dir:in DataT:signed Array: 70 Port:q Dir:out DataT: Array: 71 Net:IGNORED DeclT:parameter NetT: DataT: Array: Value:0 72 Net:a O DeclT:port NetT: DataT:signed Array: 73 Net:q I DeclT:port NetT:wire DataT: Array: 74Module:v_hier_top Kwd:module File:verilog/v_hier_top.v 75 Port:clk Dir:in DataT: Array: 76 Net:WC_p1 DeclT:localparam NetT: DataT:[0:0] Array: 0:0 Value:0 77 Net:WC_p3 DeclT:localparam NetT: DataT:[2:0] Array: 2:0 Value:0 78 Net:WC_p32 DeclT:localparam NetT: DataT: Array: Value:0 79 Net:WC_p4 DeclT:localparam NetT: DataT:[-1:2] Array: -1:2 Value:0 80 Net:WC_pint DeclT:localparam NetT: DataT:integer Array: Value:0 81 Net:WC_w1 DeclT:net NetT:wire DataT: Array: 82 Net:WC_w1b DeclT:net NetT:wire DataT:[0:0] Array: 0:0 83 Net:WC_w3 DeclT:net NetT:wire DataT:[2:0] Array: 2:0 84 Net:WC_w4 DeclT:net NetT:wire DataT:[-1:2] Array: -1:2 85 Net:asn_clk DeclT:net NetT:wire DataT: Array: 86 Net:clk O DeclT:port NetT: DataT: Array: 87 Cell:missing is-a:missing 88 Cell:recursive is-a:v_recursive .DEPTH(3) 89 Module:v_recursive Kwd:module File:verilog/v_recursive.v 90 Cell:sub is-a:v_hier_sub 91 Module:v_hier_sub Kwd:module File:verilog/v_hier_sub.v 92 Pin:avec Net:{avec[3],avec[2:0]} 93 Port:avec Dir:in DataT:[3:0] Array: 94 Pin:clk Net:1'b0 95 Port:clk Dir:in DataT: Array: 96 Pin:qvec Net:qvec[3:0] 97 Port:qvec Dir:out DataT:[3:0] Array: 98 Defparam:defparam lhs:sub.FROM_DEFPARAM rhs:2 99 ContAssign:assign lhs:asn_clk rhs:clk 100Module:v_hier_top2 Kwd:module File:verilog/v_hier_top2.v 101 Port:clk Dir:in DataT: Array: 102 Port:iosig Dir:inout DataT:[2:0] Array: 103 Net:clk O DeclT:port NetT: DataT: Array: 104 Net:iosig DeclT:port NetT: DataT:[2:0] Array: 2:0 105 Cell:noport is-a:v_hier_noport 106 Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v 107 Cell:noporta is-a:v_hier_noport .P(1) 108 Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v 109 Cell:noportp is-a:v_hier_noport .P(1) 110 Module:v_hier_noport Kwd:module File:verilog/v_hier_noport.v 111Module:v_recursive Kwd:module File:verilog/v_recursive.v 112 Net:DEPTH DeclT:parameter NetT: DataT: Array: Value:1 113 Cell:recurse is-a:v_recursive .DEPTH(DEPTH-1) 114 Module:v_recursive Kwd:module File:verilog/v_recursive.v 115