1 2module \$__XILINX_RAM16X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 3 parameter [15:0] INIT = 16'bx; 4 parameter CLKPOL2 = 1; 5 input CLK1; 6 7 input [3:0] A1ADDR; 8 output A1DATA; 9 10 input [3:0] B1ADDR; 11 input B1DATA; 12 input B1EN; 13 14 RAM16X1D #( 15 .INIT(INIT), 16 .IS_WCLK_INVERTED(!CLKPOL2) 17 ) _TECHMAP_REPLACE_ ( 18 .DPRA0(A1ADDR[0]), 19 .DPRA1(A1ADDR[1]), 20 .DPRA2(A1ADDR[2]), 21 .DPRA3(A1ADDR[3]), 22 .DPO(A1DATA), 23 24 .A0(B1ADDR[0]), 25 .A1(B1ADDR[1]), 26 .A2(B1ADDR[2]), 27 .A3(B1ADDR[3]), 28 .D(B1DATA), 29 .WCLK(CLK1), 30 .WE(B1EN) 31 ); 32endmodule 33 34module \$__XILINX_RAM32X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 35 parameter [31:0] INIT = 32'bx; 36 parameter CLKPOL2 = 1; 37 input CLK1; 38 39 input [4:0] A1ADDR; 40 output A1DATA; 41 42 input [4:0] B1ADDR; 43 input B1DATA; 44 input B1EN; 45 46 RAM32X1D #( 47 .INIT(INIT), 48 .IS_WCLK_INVERTED(!CLKPOL2) 49 ) _TECHMAP_REPLACE_ ( 50 .DPRA0(A1ADDR[0]), 51 .DPRA1(A1ADDR[1]), 52 .DPRA2(A1ADDR[2]), 53 .DPRA3(A1ADDR[3]), 54 .DPRA4(A1ADDR[4]), 55 .DPO(A1DATA), 56 57 .A0(B1ADDR[0]), 58 .A1(B1ADDR[1]), 59 .A2(B1ADDR[2]), 60 .A3(B1ADDR[3]), 61 .A4(B1ADDR[4]), 62 .D(B1DATA), 63 .WCLK(CLK1), 64 .WE(B1EN) 65 ); 66endmodule 67 68module \$__XILINX_RAM64X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 69 parameter [63:0] INIT = 64'bx; 70 parameter CLKPOL2 = 1; 71 input CLK1; 72 73 input [5:0] A1ADDR; 74 output A1DATA; 75 76 input [5:0] B1ADDR; 77 input B1DATA; 78 input B1EN; 79 80 RAM64X1D #( 81 .INIT(INIT), 82 .IS_WCLK_INVERTED(!CLKPOL2) 83 ) _TECHMAP_REPLACE_ ( 84 .DPRA0(A1ADDR[0]), 85 .DPRA1(A1ADDR[1]), 86 .DPRA2(A1ADDR[2]), 87 .DPRA3(A1ADDR[3]), 88 .DPRA4(A1ADDR[4]), 89 .DPRA5(A1ADDR[5]), 90 .DPO(A1DATA), 91 92 .A0(B1ADDR[0]), 93 .A1(B1ADDR[1]), 94 .A2(B1ADDR[2]), 95 .A3(B1ADDR[3]), 96 .A4(B1ADDR[4]), 97 .A5(B1ADDR[5]), 98 .D(B1DATA), 99 .WCLK(CLK1), 100 .WE(B1EN) 101 ); 102endmodule 103 104module \$__XILINX_RAM128X1D (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 105 parameter [127:0] INIT = 128'bx; 106 parameter CLKPOL2 = 1; 107 input CLK1; 108 109 input [6:0] A1ADDR; 110 output A1DATA; 111 112 input [6:0] B1ADDR; 113 input B1DATA; 114 input B1EN; 115 116 RAM128X1D #( 117 .INIT(INIT), 118 .IS_WCLK_INVERTED(!CLKPOL2) 119 ) _TECHMAP_REPLACE_ ( 120 .DPRA(A1ADDR), 121 .DPO(A1DATA), 122 123 .A(B1ADDR), 124 .D(B1DATA), 125 .WCLK(CLK1), 126 .WE(B1EN) 127 ); 128endmodule 129 130 131module \$__XILINX_RAM32X6SDP (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 132 parameter [32*6-1:0] INIT = {32*6{1'bx}}; 133 parameter CLKPOL2 = 1; 134 input CLK1; 135 136 input [4:0] A1ADDR; 137 output [5:0] A1DATA; 138 139 input [4:0] B1ADDR; 140 input [5:0] B1DATA; 141 input B1EN; 142 143 wire [1:0] DOD_unused; 144 145 RAM32M #( 146 .INIT_A({INIT[187:186], INIT[181:180], INIT[175:174], INIT[169:168], INIT[163:162], INIT[157:156], INIT[151:150], INIT[145:144], INIT[139:138], INIT[133:132], INIT[127:126], INIT[121:120], INIT[115:114], INIT[109:108], INIT[103:102], INIT[ 97: 96], INIT[ 91: 90], INIT[ 85: 84], INIT[ 79: 78], INIT[ 73: 72], INIT[ 67: 66], INIT[ 61: 60], INIT[ 55: 54], INIT[ 49: 48], INIT[ 43: 42], INIT[ 37: 36], INIT[ 31: 30], INIT[ 25: 24], INIT[ 19: 18], INIT[ 13: 12], INIT[ 7: 6], INIT[ 1: 0]}), 147 .INIT_B({INIT[189:188], INIT[183:182], INIT[177:176], INIT[171:170], INIT[165:164], INIT[159:158], INIT[153:152], INIT[147:146], INIT[141:140], INIT[135:134], INIT[129:128], INIT[123:122], INIT[117:116], INIT[111:110], INIT[105:104], INIT[ 99: 98], INIT[ 93: 92], INIT[ 87: 86], INIT[ 81: 80], INIT[ 75: 74], INIT[ 69: 68], INIT[ 63: 62], INIT[ 57: 56], INIT[ 51: 50], INIT[ 45: 44], INIT[ 39: 38], INIT[ 33: 32], INIT[ 27: 26], INIT[ 21: 20], INIT[ 15: 14], INIT[ 9: 8], INIT[ 3: 2]}), 148 .INIT_C({INIT[191:190], INIT[185:184], INIT[179:178], INIT[173:172], INIT[167:166], INIT[161:160], INIT[155:154], INIT[149:148], INIT[143:142], INIT[137:136], INIT[131:130], INIT[125:124], INIT[119:118], INIT[113:112], INIT[107:106], INIT[101:100], INIT[ 95: 94], INIT[ 89: 88], INIT[ 83: 82], INIT[ 77: 76], INIT[ 71: 70], INIT[ 65: 64], INIT[ 59: 58], INIT[ 53: 52], INIT[ 47: 46], INIT[ 41: 40], INIT[ 35: 34], INIT[ 29: 28], INIT[ 23: 22], INIT[ 17: 16], INIT[ 11: 10], INIT[ 5: 4]}), 149 .INIT_D(64'bx), 150 .IS_WCLK_INVERTED(!CLKPOL2) 151 ) _TECHMAP_REPLACE_ ( 152 .ADDRA(A1ADDR), 153 .ADDRB(A1ADDR), 154 .ADDRC(A1ADDR), 155 .DOA(A1DATA[1:0]), 156 .DOB(A1DATA[3:2]), 157 .DOC(A1DATA[5:4]), 158 .DOD(DOD_unused), 159 160 .ADDRD(B1ADDR), 161 .DIA(B1DATA[1:0]), 162 .DIB(B1DATA[3:2]), 163 .DIC(B1DATA[5:4]), 164 .DID(2'b00), 165 .WCLK(CLK1), 166 .WE(B1EN) 167 ); 168endmodule 169 170module \$__XILINX_RAM64X3SDP (CLK1, A1ADDR, A1DATA, B1ADDR, B1DATA, B1EN); 171 parameter [64*3-1:0] INIT = {64*3{1'bx}}; 172 parameter CLKPOL2 = 1; 173 input CLK1; 174 175 input [5:0] A1ADDR; 176 output [2:0] A1DATA; 177 178 input [5:0] B1ADDR; 179 input [2:0] B1DATA; 180 input B1EN; 181 182 wire DOD_unused; 183 184 RAM64M #( 185 .INIT_A({INIT[189], INIT[186], INIT[183], INIT[180], INIT[177], INIT[174], INIT[171], INIT[168], INIT[165], INIT[162], INIT[159], INIT[156], INIT[153], INIT[150], INIT[147], INIT[144], INIT[141], INIT[138], INIT[135], INIT[132], INIT[129], INIT[126], INIT[123], INIT[120], INIT[117], INIT[114], INIT[111], INIT[108], INIT[105], INIT[102], INIT[ 99], INIT[ 96], INIT[ 93], INIT[ 90], INIT[ 87], INIT[ 84], INIT[ 81], INIT[ 78], INIT[ 75], INIT[ 72], INIT[ 69], INIT[ 66], INIT[ 63], INIT[ 60], INIT[ 57], INIT[ 54], INIT[ 51], INIT[ 48], INIT[ 45], INIT[ 42], INIT[ 39], INIT[ 36], INIT[ 33], INIT[ 30], INIT[ 27], INIT[ 24], INIT[ 21], INIT[ 18], INIT[ 15], INIT[ 12], INIT[ 9], INIT[ 6], INIT[ 3], INIT[ 0]}), 186 .INIT_B({INIT[190], INIT[187], INIT[184], INIT[181], INIT[178], INIT[175], INIT[172], INIT[169], INIT[166], INIT[163], INIT[160], INIT[157], INIT[154], INIT[151], INIT[148], INIT[145], INIT[142], INIT[139], INIT[136], INIT[133], INIT[130], INIT[127], INIT[124], INIT[121], INIT[118], INIT[115], INIT[112], INIT[109], INIT[106], INIT[103], INIT[100], INIT[ 97], INIT[ 94], INIT[ 91], INIT[ 88], INIT[ 85], INIT[ 82], INIT[ 79], INIT[ 76], INIT[ 73], INIT[ 70], INIT[ 67], INIT[ 64], INIT[ 61], INIT[ 58], INIT[ 55], INIT[ 52], INIT[ 49], INIT[ 46], INIT[ 43], INIT[ 40], INIT[ 37], INIT[ 34], INIT[ 31], INIT[ 28], INIT[ 25], INIT[ 22], INIT[ 19], INIT[ 16], INIT[ 13], INIT[ 10], INIT[ 7], INIT[ 4], INIT[ 1]}), 187 .INIT_C({INIT[191], INIT[188], INIT[185], INIT[182], INIT[179], INIT[176], INIT[173], INIT[170], INIT[167], INIT[164], INIT[161], INIT[158], INIT[155], INIT[152], INIT[149], INIT[146], INIT[143], INIT[140], INIT[137], INIT[134], INIT[131], INIT[128], INIT[125], INIT[122], INIT[119], INIT[116], INIT[113], INIT[110], INIT[107], INIT[104], INIT[101], INIT[ 98], INIT[ 95], INIT[ 92], INIT[ 89], INIT[ 86], INIT[ 83], INIT[ 80], INIT[ 77], INIT[ 74], INIT[ 71], INIT[ 68], INIT[ 65], INIT[ 62], INIT[ 59], INIT[ 56], INIT[ 53], INIT[ 50], INIT[ 47], INIT[ 44], INIT[ 41], INIT[ 38], INIT[ 35], INIT[ 32], INIT[ 29], INIT[ 26], INIT[ 23], INIT[ 20], INIT[ 17], INIT[ 14], INIT[ 11], INIT[ 8], INIT[ 5], INIT[ 2]}), 188 .INIT_D(64'bx), 189 .IS_WCLK_INVERTED(!CLKPOL2) 190 ) _TECHMAP_REPLACE_ ( 191 .ADDRA(A1ADDR), 192 .ADDRB(A1ADDR), 193 .ADDRC(A1ADDR), 194 .DOA(A1DATA[0]), 195 .DOB(A1DATA[1]), 196 .DOC(A1DATA[2]), 197 .DOD(DOD_unused), 198 199 .ADDRD(B1ADDR), 200 .DIA(B1DATA[0]), 201 .DIB(B1DATA[1]), 202 .DIC(B1DATA[2]), 203 .DID(1'b0), 204 .WCLK(CLK1), 205 .WE(B1EN) 206 ); 207endmodule 208 209module \$__XILINX_RAM32X2Q (CLK1, A1ADDR, A1DATA, A2ADDR, A2DATA, A3ADDR, A3DATA, B1ADDR, B1DATA, B1EN); 210 parameter [63:0] INIT = 64'bx; 211 parameter CLKPOL2 = 1; 212 input CLK1; 213 214 input [4:0] A1ADDR, A2ADDR, A3ADDR; 215 output [1:0] A1DATA, A2DATA, A3DATA; 216 217 input [4:0] B1ADDR; 218 input [1:0] B1DATA; 219 input B1EN; 220 221 RAM32M #( 222 .INIT_A(INIT), 223 .INIT_B(INIT), 224 .INIT_C(INIT), 225 .INIT_D(INIT), 226 .IS_WCLK_INVERTED(!CLKPOL2) 227 ) _TECHMAP_REPLACE_ ( 228 .ADDRA(A1ADDR), 229 .ADDRB(A2ADDR), 230 .ADDRC(A3ADDR), 231 .DOA(A1DATA), 232 .DOB(A2DATA), 233 .DOC(A3DATA), 234 235 .ADDRD(B1ADDR), 236 .DIA(B1DATA), 237 .DIB(B1DATA), 238 .DIC(B1DATA), 239 .DID(B1DATA), 240 .WCLK(CLK1), 241 .WE(B1EN) 242 ); 243endmodule 244 245module \$__XILINX_RAM64X1Q (CLK1, A1ADDR, A1DATA, A2ADDR, A2DATA, A3ADDR, A3DATA, B1ADDR, B1DATA, B1EN); 246 parameter [63:0] INIT = 64'bx; 247 parameter CLKPOL2 = 1; 248 input CLK1; 249 250 input [5:0] A1ADDR, A2ADDR, A3ADDR; 251 output A1DATA, A2DATA, A3DATA; 252 253 input [5:0] B1ADDR; 254 input B1DATA; 255 input B1EN; 256 257 RAM64M #( 258 .INIT_A(INIT), 259 .INIT_B(INIT), 260 .INIT_C(INIT), 261 .INIT_D(INIT), 262 .IS_WCLK_INVERTED(!CLKPOL2) 263 ) _TECHMAP_REPLACE_ ( 264 .ADDRA(A1ADDR), 265 .ADDRB(A2ADDR), 266 .ADDRC(A3ADDR), 267 .DOA(A1DATA), 268 .DOB(A2DATA), 269 .DOC(A3DATA), 270 271 .ADDRD(B1ADDR), 272 .DIA(B1DATA), 273 .DIB(B1DATA), 274 .DIC(B1DATA), 275 .DID(B1DATA), 276 .WCLK(CLK1), 277 .WE(B1EN) 278 ); 279endmodule 280